JPH02295311A

JPH02295311A - 遅延回路とその作動方法

Info

Publication number: JPH02295311A
Application number: JP2103249A
Authority: JP
Inventors: Jeffrey H Fischer; ジエフリイ・ハーバート・フイチヤー; Lawrence J Grasso; ローレンス・ジヨセフ・グラソ; Dale E Hoffman; デイル・ユージン・ホーフマン; Daniel E Skooglund; ダニエル・エドワード・スコーグランド; Diane K Young; デイーン・カイ・ヤング
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-04-20
Filing date: 1990-04-20
Publication date: 1990-12-06
Anticipated expiration: 2010-06-05
Also published as: EP0394166A3; CA2007413C; DE69014701T2; US5013944A; JPH0752826B2; CA2007413A1; DE69014701D1; EP0394166A2; EP0394166B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ．産業上の利用分野本発明は、広く信号遅延回路に間し、特に、選択可能か
つ高精度の時間遅れを電子信号に与える、プログラム可
能な遅延線に閲する．Ｂ．従来技術デジタル信号処理システムでは、反復でき、精度の高い
時間遅れ（増分）を生成できるかどうかが重要なポイン
トになることが多い．たとえばＶＬＳＩ（超大規模集積
回路）の論理回路やメモリ・アレイの検査に用いられる
自動検査装置には、ピコ秒（ｐｓ）単位の精度を持ち、
選択可能な時間遅れを生成できることが求められる．このような検査装置は、２００ないし５００個に近いか
それ以上の入出力（Ｉ／Ｏ）ピンを持つチップの検査に
用いられる．そのため、上記のような精度の高い信号遅
延は、かなりの数にのぼるＩ／Ｏビンに比例して大量に
生成しなければならない．したがって、このような遅れ
を作り出す回路は、所定の精度を提供できるだけではな
く、大量に使用できるような実用的、経済的なサイズと
コストのものでもなければならない．米国特許第４０１６５１１号は、プログラムできる可変
長デジタル遅延回路を示している．この回路では、クロ
ツクを受ける可変長のシフト・レジスタ遅延素子がデジ
タル制御可能なスイッチによって接続されている．スイ
ッチを制御することによって遅れが制御される．ただし
この回路には、時間遅れの増分が、レジスタにクロツク
を与える速度に制限されるという欠点がある．さらにこ
の回路には、比較的複雑で高価なスイッチング機構が必
要である．米国特許第３７８１８２２号は、データの転送速度と順
序を変更する回路を示している．この回路では、複数の
段が直列接続され、各段が一対の平行な遅刻経路を持つ
．遅延経路によって時間遅れが異なる。遅延経路の各対
の出力は、異なる経路を通して送信されたデータが所望
の順序で再結合されるように接続されている．各経路の
時間遅れは、調整可能な精密な遅れを与えるようにでは
なく、処理済みデータの速度あるいは順序を必要に応じ
て変更するように選択される．米国特許第３５２８８４０号は、駆動／タイミング回路
を示している。これは複数の段を直列に接続したもので
、各段は平行な一対の経路を持ち、経路によって時間遅
れが異なる．第１の経路はゲートを通る最短遅延経路、
第２の経路はこれより長く、単安定マルチパイブレータ
を通る遅延経路である。このような構成では、本発明の
ような精密な遅延時間を与えることができない．米国特許第４７３７６７０号は、入力と出力との間で一
定の遅れを生じる回路を示していいる．この遅れは、温
度や電源電圧などの変動要因によってゲート遅延が変化
してもその影響を受けることがない。回路に含まれるリ
ング発振器は、可変遅延回路と同じ半導体チップ上に形
成される。リング発振器の周波数は、周期的に測定され
、適当な遅延の選択に用いられる。したがって、リング
発振器の周波数が変わった場合は、遅れを一定に保つた
めに適当な可変遅延が選択される．この特許の装置は、
一定の遅れを与えるよう設計されており、本発明のよう
なプログラムおよび選択が可能な遅れを与えるものでは
ない．米国特許第４５０４７４９号は、ある回路で可変遅延を
使って所望の遅れを与える遅延パルス発生回路を示して
いる．■変遅延は、校正時に発振するよう、帰還ループ
内に接続される．発振周波数が測定され、回路内の遅れ
が計算されて所定の遅れと比較される．必要な遅れを与
えるために可変遅延を調整する回路が追加されている．
また、所望の遅れを得るため可変遅延を調整する２進検
索ルーチンが提供されている．上述の第４７３７６７０
号と同じく、この特許も、正確な単一の遅延を与えるよ
う校正される回路を対象としている．Ｃ．発明が解決し
ようとする問題点本発明の目的は、改良された遅延回路を提供することに
ある．本発明の目的は、ナノ秒以下の高精度で時間遅れが生じ
る遅延回路を提供することにある．本発明の目的は、時
間遅れを選択できる前記のタイプの遅延回路を提供する
ことにある．本発明の目的は、比較的点数の少ない、人
手しやすい部品を使用する集積回路に実施できる前記の
タイプの遅延回路を提供することにある。

本発明の目的は、周囲温度、電源電圧、製造プロセス変
数などによって生じる内部変動を吸収する際に、簡単に
素早く校正される前記のタイプの遅延回路を提供するこ
とにある．Ｄ．問題点を解決するための手段本発明による遅延回路の動作方法は、電子信号に所定の
遅れを与えるよう改良されたものであり、遅延回路は、
複数の遅延段と、電子信号を遅延段のなかの選択された
段に向ける手段とから構成され、動作方法は、遅延段の
それぞれに実際に生じる信号遅延を測定するステップと
、測定ステップで得られた信号遅延を基に、電子信号が
向けられる遅延段を選択するステップとを含む。

本発明による遅延回路は、電子信号に所定の遅れを与え
るものであり、複数の遅延段と、遅延段のなかの選択さ
れた段に電子信号を向ける手段と、遅延段のそれぞれに
実際に生じる信号遅延を測定する手段と、測定ステップ
で得られた現実の信号遅延を基に、電子信号が送られる
遅延段を選択する手段とを含む．Ｅ．実施例第１図で回路２０は、遅れが最小の経路に対して、選択
可能な高精度の時間遅れをデジタル／パルス入力の電子
信号に与える。以下、この時間遅れを”差動遅延”と呼
ぶ。

回路２０は、直列に接続された５つの段２２、２４、２
６、［８、３０を含む．各段には、デマルチブレクサ（
ＤＥＭＵＸ）２２Ａないし３０Ａ１時問遅れが最小の第
１の経路２２Ｂないし３０Ｂ１最小遅延に別の遅れが追
加された第２の回路２２Ｃないし３０Ｃ、および論理Ｏ
Ｒゲート２２Ｄないし３０Ｄがある、以下で説明するが
、”Ｃ”経路２２Ｃないし３０Ｃは、対応するｎ　Ｂ　
ｓ経路２２Ｂないし３０Ｂと、これらを挟んで対をなす
ＤＥＭＬＩＸとＯＲゲートとの間で並列に接続されてい
る．ＤＥＭＵＸ　　２２Ａは、デジタル・クロック入力信号
ＣＬＯＣＫを受け、この信号を、経ｗｉ２２Ｂまたは２
２Ｃのいずれか選択された経路に向けるよう接続される
．論理ＯＲゲート２２Ｄは、経９２２Ｂ，２２Ｃのそれ
ぞれから出力を受けるよう選択される，ＤＥＭＵＸ　　
２４Ａは、ＯＲゲート２２Ｄの出力を受け、これを、経
路２４Ｂまたは２４Ｃのいずれか選択された経路に向け
るよう接続される，ＤＥＭＵＸ　　２６Ａ、２８Ａ、３
０Ａはいずれも、前段からＯＲゲートの出力を受け、そ
の信号を、後段の経路のいずれか選択された経路に向け
るよう同じように接続される．出力ＤＥＭＵＸ　　３２
は、ＯＲゲート３０Ｄからの出力信号を受けてこれを駆
動するよう接続される。マイクロプロセッサ３４の入力
は、少なくとも２つの周期カウンタ（第３図と第５図）
からデータを受けるよう接続され、出力は、以下に述べ
るような方法でＤＥＭＵＸを制御するために、ＤＢＭＵ
Ｘ　　２２Ａないし３０Ａおよび３２のそれぞれに接続
される．第２図は遅延段２２の実施例を示す．ＤＥＭＵＸ　　２
２Ａは４つの論理ＯＲゲート３６、３８、４０、４２か
ら構成される．ゲート３６の入力は、クロツク信号ＣＬ
ＯＣＫを受けるよう接続され、反転出力は、ゲート４０
、４２のそれぞれの第１人力に接続される．ゲート３８
の入力は、マイクロプロセッサ３４からの制御信号Ｃ１
を受けるよう接続され、反転出力は、ゲート４０の第２
人力に接続され、さらに、非反転出力は、ゲート４２の
第２人力に接続される．経路２２Ｂは１つの論理ゲート４４からなり、その入力
は、ゲート４０の反転出力に接続され、出力はゲート２
２Ｄの入力に接続される．経Ｉｉ！８２２Ｃは、直列に
接続されたＸｉＨの論理ＯＲゲート４６ないレ４６Ｘか
らなり、最初のゲートの入力は、ゲート４２の反転出力
に接続される．ゲート４６Ｘの出力は、並列に接続され
たＹ個のゲート４８ないし４８Ｙのいずれかの入力と、
ゲート２２Ｄの第２人力とに並列に接続される．遅延経
路の後の方の遅延段２４ないし３０は、第２図に示し説
明した遅延段２２の実施例と同様の構成であり、”Ｃ”
３ｊＩ延経路の直列、並列に接続されたゲートｘ，Ｙそ
れぞれの個数だけが違っている．各“Ｃ”経路のゲート
構成は、後述する方法により、所望の信号遅延が得られ
るように選択される．動作時、特に段２２の“Ｂ“と”Ｃ”の遅延経路で用い
た記法で説明すれば、遅延経路２２Ｂは、代表的な時間
遅れｄ（ｎ）を与えるよう構成される．遅延経路２２Ｃ
は、信号経路２２Ｂの遅れｄ（ｎ）と２　ｎ　ｘΔ（Δ
２ｎ）の合計にばば等しい時間遅れを与えるよう構成さ
れる．ここでΔは最小値（物理的に実現可能な遅延増分
）に等しく、ｎは、所定の最大遅延に応じて選択される
２の累乗であり、一般には回路２０の遅延段数を決定す
る値である（段２８、３０など、遅れが最小値２０の複
数の段を除く）。

本発明の実施例で、遅延回路２０の各“Ｃ”遅延経路２
２Ｃないし２８Ｃは、△遅延の２倍に等しい付加遅延を
含み、各”Ｃ“遅延経路は、互いに２進数の昇順／降順
に配置される．本発明を説明する便宜上、ｎ＝３とする
と、回路２０は、ｎ＝３（段２２）、ｎ＝２（段２４）
、ｎ＝１（段２６、ｎ＝０（段２８）の４段と、以下に
述べる方法で遅れの精度を高めるために追加されるｎ＝
０の段（段３０）とを含む．こうして得られる”Ｃ”遅
延経路は、当該技術では一般にバイナリ・ラダーと呼ば
れるものである．各段の遅れをみると、遅延経１２２Ｃは、経路２２Ｂに
対して２３ｘ△（Δ２３）の遅れを含む。

遅延回路２４Ｃは、経路２４Ｂに対して△２２の遅れを
含む．同様に、遅延経路２６Ｇ、２８Ｃ５３０Ｃは、そ
れぞれに対応する１Ｂ”遅延経路に対してΔ２１、Δ２
０、Δ゜２０の遅れを含む．”Ｃ”経路に追加される遅
れ（”Ｂ”経路に対する）は、後述する方法により、”
Ｂ”と”Ｃ“の経路の所定のゲート（ｘ／Ｙ個の直列接
続のゲート）を介して与えられる．本発明を説明する便宜上、ここではゲート４４、４６な
ど論理ＯＲゲートは、単一の出力負荷を駆動するとき、
約１６０ピコ秒（ｐｓ）の時間遅れを示すものとする．
その場合、ゲート４６などの直列接続ゲートはそれぞれ
、”Ｃ“経路を通る信号の遅延時間を役１６０ｐｓ長く
するので、遅れの値が大きくなる．遅れの値を小さくす
るために、ゲート４８などの並列接続ゲートを設け、こ
れにより、経路を通る信号の遅延時間は約２０ｐ　ｓ長
くなると仮定している．ゲートの遅延時間は、ゲート構造の関数とみられ、本発
明の動作を説明するために示した１６０ｐｓ（直列）と
２０ｐｓ（並列）から大幅に変化することが考えられる
．さらに、これは本発明の基本であるが、論理ゲートの構
造や接続には制御不可能な変動要素があるため、どのよ
うな論理ゲートも代表値となる正確な遅れ（ここでは直
列接続ゲートで１　６０ｐ　ｓ、並列接続ゲートで２０
ｐｓと仮定）を示すとは考えられない。従来からよく知
られていることであるが、外部条件、特に周囲温度や電
源電圧の変動も、ゲートの遅れを線形に変化させる原因
となる。

本発明の動作説明の戻り、前述のとおり、回路２０は、
ｎ＝４の遅延段２２、２４、２６、２８と、別に遅れが
２０と最小の遅延段３０を持つ構成になっているとする
。また、最小遅延△は２０ｐｓが望ましいと仮定する．
上述のゲート遅延時間の説明から分かるとおり、最小遅
延△の１６０ｐｓは、単一の直列接続ゲートまたは複数
の並列接続ゲートで容易に実現できる。

上述のパラメータにより、“Ｂ”経路２２Ｂないし３０
Ｂは、典型的な遅れａ（３）＝ｄ（２）＝ｄ　（１　）
＝ｄ　（０　）＝ｄ　’　（０　）＝１６０ｐ　ｓ（近
似値）を示すよう選択される．このような遅れは、各”
Ｂ”経路のゲートの個数と接続を選択することによって
設定される．経路２２Ｃのゲートは、遅れが１　６０ｐ
　ｓ＋２３ｘ２０ｐ　ｓ＝３２０ｐｓとなるよう接続さ
れる．経ｕ２４ｃは、時間遅れが１６Ｑｐｓ＋２２ｘ２
０ｐｓ＝２４０ｐＳとなるよう構成され、経路２６Ｃ、
遅れが１６０ｐｓ＋２１ｘ２０ｐｓ＝２００ｐｓとなる
よう構成される。同様に、経路２８Ｃ、３０Ｃはそれぞ
れ、最小遅延が１６０ｐｓ＋２０ｘ２０ｐｓ＝１　８０
ｐ　ｓとなるよう構成される．前述のとおり、個々のゲ
ートの遅れには変動があるため、各遅延経路は、所望の
正確な遅れが得られるよう構成することはできない。し
かし、理論上の計算と、実用的であれば、測定値とを組
み合わせることで、”Ｂ”Ｃ”の各遅延経路は、実用上
望ましい遅れに近付けて構成される．表１は、各”Ｃ”
遅延段から”Ｂ”段の代表的な遅れｄ（ｎ）＝１６０ｐ
ｓを引いて、経路２２Ｃないし３０Ｃで得られる理論上
の付加遅延を示す．舅１番２２Ｃ２４Ｃ２６Ｃ２８ＣメＥｌ［１１（７）封功ｕ１延２３ｘ２０ｐ　ｓ＝１６０ｐ２２ｘ２０ｐｓ＝　　８０ｐ２”ｘ２０ｐｓ＝　　４０ｐ２０ｘ２０ｐｓ＝　　２０ｐ上記の考察から分かるとおり、以下に述べる方法でマイ
クロプロセッサ３４によってＤＥＭＵＸ２２Ａないし３
０Ａを適宜に制御すれば、遅延回路２０は、付加遅延が
２０ｐｓから３２０ｐｓの範囲（増分は２進数で２０ｐ
ｓ−一最小遅延△）のパルスを発生することができる。

このように選択された遅延すなわち差動遅延は、経路”
　Ｂ”だけを伝播する遅れの最小なパルスに対応する。

ただし、回路２０は、前述のような理由から、約２Ｑｐ
　ｓという非常に細かい増分で差動遅延を可能にするが
、回路２０内のどのゲートも、理論上の正確な遅れを示
すと予想することはできない．したがって、Δ遅延経路
２２Ｃないし３０Ｃはそれぞれ、表１に示した理論上の
遅れから多少とも変化することになる．以下、第３図、第４図とあわせて、遅延回路２０で選択
可能な時間遅れをより正確に校正する方法について述べ
る．第３図で校正回路６０は、遅延回路２０の動作を校正す
る．これにより、実際の付加遅延は、経路２２Ｃないし
３０Ｃのそれぞれについて測定できる．校正回路６０に
は、論理ＯＲゲート６２があって、その第１の人力は、
クロツク信号ＣＬＯＣＫを受けるよう接続され、出力は
、遅延回路２０の入力に接続される．遅延回路２０の出
力は、オプションの低精度遅延（コース・ディレイ）回
路６４と、論理ＯＲゲート６６の第１人力の両方に接続
される．低精度遅延回路６４の出力は、後に、本発明の
入カクロツクの倍数であるかなり長い遅延が必要な場合
、集積回路検査装置などのシステム（図示なし）によっ
て用いられるものである．ゲート６６の第２人力は、校正許可信号ＣＡＬＥＮＡＢ
ＬＥを受け、非反転出力は周期カウンタ６８に接続され
、反転出力は、ゲート６２の第２人力に戻る．こうして
遅延回路２０の入力と出力との間に、ゲート６６と６２
を介して帰還ループが形成される．低精度遅延回１８６４は、遅延回路２０による比較的精
密な遅延に低精度の時間遅れを付加する回路からなる。

当業者には、この回路の様々な構成が知られている．周
期カウンタ６８は、従来の周期カウンタであり、遅延回
路２０の”Ｃ“信号経路に選択されたΔ遅延の約１００
分の１までの精度を持つものが望ましい．このような周
期カウンタとしては、Ｈｅｗｌｅｔｔ　Ｐａｃｋａｒｄ
の周波数カウンタ、モデルＨＰ５３８５Ａがある．これ
は精度が約０．０１ｐｓである．動作時、校正許可信号ＣＡＬ　　ＥＮＡＢＬＥは、遅延
回路２０の信号経路の（理論値または代表値に対する）
実際の遅延を測定する必要があるときに、すなわち”Ｂ
”信号経路の最小遅延合計と”Ｃ”信号経路の各経路の
遅延（付加遅延を含む）の両方を測定する必要があるお
きに選択され、これによってゲート６６が有効になる．
このような校正は、たとえば最初に遅延回路２０に電源
を投入した後および、その後、回路の動作中に周期的に
実行することができる．ゲート６６と周期カウンタ６８が両方とも有効なとき、
周期カウンタは、これに連続入力されるデジタル・パル
ス相互の周期を正確に計数する．マイクロプロセッサ３
４は、最初に起動した際、ＤＥＭＵＸ　　２２Ａないし
３０Ａを制御することで、最小遅延経路すなわち段２２
ないし３０のそれぞれの”Ｂ”信号経路を選択する．こ
うして周期カウンタ６８は、遅延回路２０の実際の最小
遅延を測定する．マイクロプロセッサ３４は、この最小
遅延が検知された後、同じＤＥＭＵＸｔ！：制御するよ
う差動し、これによって、遅延回路の相対的に遅れの大
きい経路すなわち“Ｃ“信号経路が一度に１経路選択さ
れ、残りのＤＥＭＵＸにより、”Ｂ”信号経路が選択さ
れる．したがって、“Ｃ”信号経路がそれぞれ選択され
ると、最小信号遅延に対するその実際の付加遅延は、遅
れが最小の”Ｃ”信号経路から、選択された”Ｃ“信号
経路が切り換えられたときの遅れを引くことで簡単に求
められる．この計算はマイクロプロセッサ３４によって
行うのがよい．信号経路”Ｃ“（２２Ｃないし３０Ｃ）
がそれぞれ順次に選択されたとき、これらの経路に実際
に生じる付加遅延が分かる．表２は、経路２２Ｃないし３０Ｃで実際に測定された付
加遅延の代表値を示す．このような付加遅延は、前記の
方法で第３図の校正回路を用いて得られる．請Ｌ乙３！ＬＭｊＬ　　ｍＨｔｏｔ＝ｔｂＤ’　　ｆ　　　Ｆ
９１）｛ｎｏ’　　ｆ２２Ｃ　　　　　　１６０ｐｓ　
　　　１５２．５ｐｓ２４Ｃ　　　　　　　８０ｐｓ　
　　　　　８５．　　８ｐｓ２６Ｃ　　　　　　　４０
ｐｓ　　　　　　３６．　　３ｐｓ２８Ｃ　　　　　　
　２０ｐｓ　　　　　　１７．　　２ｐｓ３０Ｃ　　　
　　　　２０ｐｓ　　　　　　１６．７ｐｓ第４Ａ図は
、経路２２Ｃないし３０Ｃで実際に測定された付加遅延
により、遅延段２２ないし３０を通る信号経路を求める
方法を示したものである．これにより、所望の遅延ＤＤ
に最も近い差動遅延が得られる。最初に、この方法の概
略を述べ、次に、表２に示した理論上および実際の△遅
延を与える回路２０を例にして説明する．一般に、本発明の方法では、理論上可能な遅延（すなわ
ち△遅延の２倍）を基にした所望遅延を選択することが
できる．但し、様々な信号段で実際に測定された遅延は
、理論上の遅延と異なるため、差動遅延は、実際の遅延
を基に生成され、その誤差は、所要遅延に対して起こり
得る最小の誤差である。

一般に、最大の付加遅延段から降順にみていくと、実際
の遅延はそれぞれ、前に選択された遅延の合計に加算さ
れる。その実際の遅延を選択して、誤差が所要遅延に対
して最小の差動遅延が得られる場合、これにより一つの
記録が得られ、差動遅延を与える際に用いる遅延段が選
択される。その実際の遅延を選択した結果、誤差が所要
遅延に対して最大の差動遅延が得られた場合は、実際の
遅延は選択されない．実際の遅延がすべて上述のように
用いられた場合、選択された実際の差動遅延では、理論
上の所要遅延に対して起こり得る誤差が最小になる。

この方法では、回路２０の遅延段（ｎ＋１）のそれぞれ
に対してフラグ・ビットを持つビット格納アレイＢ（Ｎ
）（１ｘ５のアレイ）を使用できることが前提となる．
この方法を実施する際の所要遅延ＤＤと算定遅延との誤
差は、どの時点でもＥＲＲとして示した．この方法は通
常、マイクロプロセッサ３４内のコンピュータ・プログ
ラムとして実行される．表３は、本発明の方法で用いられた変数を示す．秒単位
で測定される変数は、もちろん時間の単位である。

メＬ１ＤＤ一所要遅延（秒）Ｂ（ｎ）−ｎ長のアレイに対するビット・フラグＢＦ一
ビット・フラグ・カウンタＥＲＲ一遅延誤差（秒）ＭＩＮ　　ＥＲＲ一最小誤差（秒）ＰＯＳ　　ＥＲＲ一正誤差（秒）Ｎ−サイクル・カウンタ △２ｎ−２ｎのＣ経路における実際の付加遅延この方法
は、最初に、サイクル・カウンタＮを、遅延ラインの遅
延段数から１を引いた値にセットし、最小誤差ＭＩＮ　
　ＥＦＬＲを、最大遅延の実際の付加遅延△２ｎにセッ
トすることで実施される。

所要遅延ＤＤが人力され、正誤差ＰＯＳ　　ＥＲＲは所
要遅延ＤＤに等しくセットされる。付加遅延△２ｎは、
正誤差ＰＯＳ　　ＥＲＲがら引がれ、誤差ＥＲＲが求め
られる．遅延誤差ＥＲＲの検査により、これが０より大きいかが
判断される．初めに”０より大きい”動作について説明
する。

遅延誤差ＥＲＲが０より大きいとすると、ｎ遅延段Ｂ（
Ｎ）に関連するビット・フラグは１に等しくセットされ
る。これは付加遅延（“Ｃ″信号経路）が用いられるこ
とと、正誤差ＰＯＳ　　ＥＲＲが誤差ＥＲＲに等しくセ
ットされることとを示す．誤差ＥＲＲの検査により、これが最小誤差ＭＩＮ　　Ｅ
ＲＲより小さいかどうかが判断される。誤差ＥＲＲが最
小誤差ＭＥＮ　　ＥＲＲより小さい場合、ＭＩＮ　　Ｅ
ＲＲはＥＲＲに等しくセットされ、ピット・フラグ・カ
ウンタＢＦが−１にセットされる。これは、誤差ＥＲＲ
が正のとき最小誤差が生じたことを示す．誤差ＥＲＲが
最小誤差ＭＩＮＥＲＲより大きい場合は、上記のステッ
プは実行されない．次にＮが０かどうかがチェックされ
る．Ｎが０でない場合、Ｎは減分されてループが繰り返
される．次に、遅延誤差ＨＲｌｔが０より小さいとき、付加遅延
を増やすと、遅延誤差ＥＲＲは負の方向に大きくなる．
したがってビット・フラグＢ（Ｎ）は０にセットされ、
現在の付加遅延は選択されない（すなわち、その時点の
”Ｃ“遅延段は選択されない）．遅延誤差［ＥＲＲ］が
最小誤差ＭＩＮＥＲＲより小さいかどうかが判断される
．小さい場合、最小誤差ＭＥＮ　　ＥＲＲは遅延誤差Ｅ
ｌ’ｔＲの値にセットされ、ビット・フラグ・カウンタ
ＢＦがＮにセットされる．これは、負の遅延誤差ＥＲＲ
に対して最小誤差ＭＩＮ　　ＥＲＲが生じたこと、また
これがどの付加遅延段ｎで生じたかを示す．遅延誤差［
ＥＲＲ］が最小誤差ＭＩＮ　　ＥＲＲより小さくない場
合は、前記のステップは実行されない。Ｎが０でないと
き、Ｎは減分されてループが繰り返される．上記のプロセスは、Ｎが０でない（すなわち０より大き
い）間は繰り返される．Ｎ＝０のとき、ビット・フラグ
Ｂ（Ｎ）が示す″Ｃ″信号経路は、所要遅延に対して正
の最小誤差を与える．ただし、遅延誤差が負のとき最小
誤差が生じる可能性もある．第４Ｂ図では、ビット・フラグ・カウンタＢＦが−１に
等しいかどうかが判断される。等しい場合、これは、正
の遅延誤差に対して最小誤差が生じたことを示し、ビッ
ト・フラグＢ（Ｎ）が示す“Ｃ”信号経路は、最適差動
遅延を与える。ここでプログラムは終了する．ビット・フラグ・カウンタＢＦが−１に等しくない場合
、これは、負の遅延誤差に対して最小誤差が生じたこと
、およびＮ＝ＢＦのループ・サイクル中に生じたことを
示す，したがって、Ｎ＞ＢＦのとき選択された遅延はす
べて、選択された状態を保つ。Ｂ（ＢＦ）を１にセット
，することで遅延（ＢＦ）も選択される。Ｎ＜ＢＰであ
る付加遅延はすべて、選択が解除される．この最後のス
テップは第４Ｂ図の下部のループに示した．Ｂ（ＢＦ）
が１にセットされると、ビット・フラグ・カウンタＢＦ
は減分され、これが−１に等しいかどうかが判断される
．等しくない場合、Ｂ（ＢＰ）はＯにセットされ（すな
わち“Ｃ“段の付加遅延は選択が解除され）、下部のル
ープが繰り返される．ビット・フラグ・カウンタＢＦが
−１に等しいことが検出されるとプログラムは終了する
．第４Ａ図、第４Ｂ図に示したプロセスが終子すると、
遅延回ｗ！２０（第１図）に最適の経路が選択され、ビ
ット・フラグ・アレイＢ（Ｎ）＝１である遅延段それぞ
れに″Ｃ″経路が選択される。

以下に挙げた例から分かるように、上記の方法では、″
Ｃ”経路それぞれについて実際に測定されたΔ遅延（所
要遅延ＤＤに最も近い）を基に差動遅延が得られる．ま
た、このようにして算出された経路が、理論上の△遅延
を基に算出されたものと異なり得ることも理解されよう
。

以下、前述のプロセスを別の２例について説明する．最
初の例は、所要遅延ＤＤが２４０ｐｓ、もう一つの例は
１００ｐｓである。

丘１所要遅延ＤＤが２４０ｐｓの上記のプロセスを実行して
得られる値を表４にまとめている。このプロセスは、サ
イクル・カウンタＮを、回路２０の段数から１を引いた
値に初期化することでスタートする（Ｎ＝５−１＝４）
。最小誤差ＭＩＮ　　ＥＲＲは実際の遅延の最大値にセ
ットされる（ＭＩＮ　　ＥＲＲ＝Δ２３＝１５２．５ｐ
ｓ−一実際の遅延はすべて前掲の表２から取った》。

Ｎ＝４のとき、正誤差ＰＯＳ　　ＥＲＲは所要遅延ＤＤ
にセットされる（ＰＯＳ　　ＥＲＲ＝２４０ｐｓ）。実
際の遅延ｄ２ｎは、正誤差ＰＯＳ　　ＥＦＬＲから引か
れ、誤差ＥＲＲが得られる（ＥＲＲ＝２４０−１５２．
５＝８７．５ｐｓ　）。誤差ＥＲＲはＯより大きいので
、ビット・フラブＢ（４）は１にセットされ、正誤差Ｐ
ＯＳ　　ＥＲＲはＥＲＲに等しくセットされる（ＰＯＳ
　　ＥＲＲ＝８７．５ｐｓ）。誤差ＥＲＲは最小誤差Ｍ
ＩＮ　　ＥＲＲより小さいので（８７．５＜１５２．５
）、ＭＩＮ　　ＥＲＲはＥＲＲに等しくセットされ（Ｍ
ＫＮＥＲＲ＝８７．５ｐｓ）、ピット・フラグ・カウン
タＢＦは−１にセットされる．Ｎが減分されて、Ｎ＝３になるとき、ＥＲＲ＝ＰＯＳ　
　ＥＲＲ−△２２である（ＥＲＲ＝８７．５−８５．８
＝１．７），ＥＲＲは０より大きいため、Ｂ（３）は１
にセットされ、ＰＯＳ　　ＥＲＲ＝ＥＲＲ１．７となる
。ＥＲＲ＜ＭＩＮ　　ＥＲＲ（１．７＜８７．５）なの
で、ＭＩＮ　　ＥＲＲはＥＲＲに等しくセットされ、ビ
ット・フラグ・カウンタＢＦは−１にセットされる（Ｍ
ＩＮ　　ＥＲＲ＝１．７、ＢＦ＝−１）．Ｎが減分されＮ＝２になるとき、ＥＲＦｔ＝ＰＯＳ　　
ＥＲＲ−△２１となる（ＥＦｔＲ＝１．７−３６．３＝
−３４．６）．ＥＲＲは０より小さいのでＢ（２）は０
にセットされる，ａｂｓ（ＥＲＲ）はＭ！Ｎ　　ＥＲＲ
より小さくないので（すなわちａｂｓ［　　３４．６］
は１．７より小さくない）、Ｎは減分されループが繰り
返される。ＰＯＳ　　ＥＲＲ，ＭＩＮ　　ＥＲＲ，およ
びＢＦは変わらない。

Ｎが減分されＮ＝１となるとき、ＥＲＲ＝ＰＯＳ　　Ｅ
ＥＩ’ｔ−△２０となる（ＥＲＲ＝１．７−１７−２＝
−１５．５）。ＥＦＬＲはＯより小さいのでＢ（２）は
０にセットされる。ａｂｓ（ＥＲＲ）はＭＩＮ　　ＥＲ
Ｒより小さくないので（すなわちａｂｓ［　　１５．５
１は１．７より小さくない）、Ｎは減分されループが繰
り返される．ＰＯＳＥＲｌ｛，ＭＩＮ　　ＥＲＲ，およ
びＢＦは変わらない．Ｎが減分されＮ＝Ｏとなるとき、
ＥＲＲ＝ＰＯＯ・Ｓ　　ＥＲＲ一△２　　となる（ＥＲＲ＝１．７−１６
．２＝−１５）．ＥＲＲは０より小さいのでＢ（１）は
Ｏにセットされる。ａｂｓ（ＥＲＲ）はＭＩＮ　　［ｔ
Ｒより小さくないので（すなわちａｂｓ［　　１５］は
１．７より小さくない）、Ｎは減分されループが繰り返
される。ＰＯＳ　　ＥＲＲ，ＭＩＮ　　ＥＲＲ，および
ＢＦは変わらない。

】しＥＰＯＳＳ　　ＥＲＲ＜　　　　　Ｍｌ｝ｌＮ　　　ＥＲ
Ｒ　　　影ＱｙＥＲＲ　　　１４ＩＮＥＲＲ？　　ＥＲ
Ｒ　　　ＢＦ４　　　８７．５　　　　１　　　　８７
．５　　　　　Ｙ　　　　　８７．５　　　−１３　　
　１．７　　　　　１　　　　１．７　　　　　　Ｙ　
　　　　　１．７　　　−１２　　　−３４．６　　　
０　　　　１．７　　　　　Ｎ　　　　　　１．７　　
　−１１　　　−１５．５　　　０　　　　１．７　　
　　　Ｎ　　　　　　１．７　　　−１０　　　−１５
．０　　　０　　　　１．７　　　　　Ｎ　　　　　　
１．７　　　−１８．３ｐｓ（１５２．５＋８５．８）
となる。

ノＬとこの例では、所要遅延として１００ｐ　ｓが選択される
．Ｎはここでも４に初期化され、ＭＩＮ　　ＥＲＲは１
５２．５に初期化される．第４Ａ図に示したステップは
、前記の例１と同じように実行されるので、その結果は
まとめて表５に示した。

】ＩΣ Ｎはここで減分されＯになるので、プロセスは第４Ｂ図
のように継続する．ビット・フラグ・カウンタＢＦは−
１に等しいので、プロセスは終了する。

ビット・フラグ・アレイＢ（ｎ）の内容を調べ、それを
第１図の回路２０と照らし合わせると、回路２０の最上
位段（遅延段２２）と第２の最上位段（遅延段２４）に
”Ｃ”経路が選択されているのが分かる．現に、”Ｃ”
経路を選択することで、差動遅延は、“Ｂ”経路の最小
遅延に対して２３ＥＲＲ −５２．５１４．２ −２２．１ −３．０ −２．５ＰＯＳＳ　　　ＥＲＲ＜ＥＲＲ　　　ＨＩＭ　　ＥＲＲ？１００．Ｏ　　　　　Ｙ１４．２　　　　　　Ｙ１４．２　　　　　　Ｎ１４．２　　　　　　Ｙ＋４．２　　　　　　ＹＭＩＮＥＲＲ　　　ＢＦ５２．５１４．２　　　−１１４．２　　　２３．０　　　　１２．５　　　０表５の結果を第４Ｂ図のプロセスに照らしてみると、ビ
ット・フラグ・カウンタＢＦが最初にチェックされる際
、これは−１ではなくＯに等しいことが分かる。したが
って、第４Ｂ図のようにプロセスが継続すると、Ｂ（Ｂ
Ｐ）＝Ｂ（０）は１にセットされる．ビット・フラグ・
カウンタＢＦはＯから−１に減分され、プロセスが終了
する。

ビット・フラグ・アレイＢ（Ｎ）の内容を調べると、各
フラグは、最上位の遅延から２番目の遅延および所定の
最下位の遅延の両方について１にセットされる．よって
、ここで示される第１図の回路２０の“Ｃ“経路は、△
２２の”Ｃ“経路（８５．８ｐｓ）と△２０の”Ｃ”経
路（１６．７ｐｓ）であり、合計差動遅延は１０２．５
ｐｓとなる．ここで分かるとおり、これは、所要遅延１
００ｐｓを得る上で最適な信号経路である。これに近い
他の唯一の経路では、指示された１６．７ｐｓの経路が
下位で最初の遅延１７．２ｐｓの経路に変わり、所望の
１００ｐｓより長くなる。

本発明によって明らかになっているが、下位の複数の遅
延（この例では遅延回路２０の下位の段２８Ｃと３００
）を加えることで、所要遅延が得られる精度は大幅に高
められる。現に、実際に測定された各遅延段の遅れが、
理論上予想される遅れを中心にランダムに変化すると仮
定した場合、下位の複数の遅延段を追加することで、前
述の範囲内のナノ秒以下の遅れが生じる誤差を低減する
際に予想を上回る効果が得られる。

第５図では、ループ発振器回路７０が集積回路チップ７
２に組み込まれている。チップ７２は遅延回路２０と校
正回路６０もサポートする。ループ発振器回路７０は、
たとえば直列接続の論理ゲートに、帰還路と、周期カウ
ンタ７４との接続ラインとを加えて構成される。

動作時、ループ発振器回路７０の周期は、集積回路チッ
プ７２上の論理回路が最初に起動される際、周期カウン
タ７４で測定される．ループ発振器周波数がこのように
測定されるのとほぼ同時に、遅延回ｗ！２０が上述のよ
うに初期校正される。ループ回路７０の周波数は次に、
チップ部７２が動作を続けて熱を発し、最終的に動作温
度にまで達するとき周期的にモニタされる。ループ回路
７０は、遅延回路２０に隣接し、ある程度まで同じよう
に組み合わされているので、ループ回路７０に現われる
信号周期の変化は、遅延回路２０に現れる同様の変化と
ほぼ同一と考えられる．したがってスケーリング・ファ
クタは容易に決定され、ゲート遅延の変化は、起動時（
または最初の校正時）に測定されたゲート遅延に戻すこ
とができる．本発明により、ループ発振器回路７０の周
波数をモニタすることによって決定されたスケーリング
・ファクタは、前述の校正プロセスの間に遅延回路２０
の各段で測定された△遅延のスケーリングに用いられる
．遅延回路２０のΔ遅延をこのようにスケーリングする
のは、マイクロプロセッサ３４で行うのが望ましく、ま
たその実行時間は、先に述べたような再校正を終える時
間と比べて大幅に短縮される．表６に、ゲート遅延を補償するために選択されたスケー
リンク・ファクタＡを用い、測定されたΔ遅延をスケー
リングする様子を示す．紅 Δ遅延の測定値　　　Δ遅延のスケーリングΔ２０゜　
　　　　　ＡｘΔ２０ △２０　　　　　　　　Ａｘ△２０ △２１　　　　　　　ＡＸ△２１表６から、測定された付加遅延の単純な線形乗算によっ
て、スケーリング・ファクタを簡単に素早く適用できる
ことが分かる．ここから、ナノ秒以下の範囲の時間遅れを生成するため
に、プログラム可能な遅延回路が提供される。図の実施
例では、最小遅延は、デジタル・ゲートの伝播遅延によ
って決まり、遅れは、２進数の増分で変化する．ただし
、本発明が、そのように限定されていないことは理解さ
れよう．遅れは、従来の遅延ラインなど他の信号遅延手
段によって与えることもでき、また、パイナリ・ラダー
というフォーマットで与える必要はない。

本発明により生成される遅れは、理論的に算定された遅
延に対して、実際に測定された回路内の遅延経路に基づ
く．よって本発明は、増分をプロクラムでき、精度の高
い、きわめて精密な遅れを生成する装置を提供するもの
である．遅延の測定値を基に、遅延回路を校正し、対応
する遅延経路を選択する方法を提供するものである．ま
た、熱や電源電圧などの変動による変化を基準に測定さ
れた遅れをスケーリングする方法も提供される。

本発明は、特に、選択可能な高精度の時間遅れを多数必
要とする半導体チップの検査機に適している。

Ｆ．発明の効果本発明により、選択可能な高精度の時間遅れを電子信号
に与えるプログラム可能な遅延ラインが提供される．

【図面の簡単な説明】

第１図は、本発明による遅延回路のブロック図である．第２図は、従来のデジタル論理回路を使用して第１図の
回路の遅延段を実施する手段を示した概略図である。第３図は、第１図の遅延回路を校正する手段を示したブ
ロック図である。第４Ａ図と第４Ｂ図は、第１図の遅延回路を作動させて
高精度の遅れを得るプロセスを示す流れ図である．第５図は、第１図の遅延回路の動作を補償して、熱や電
源電圧などの変動要因を吸収する手段を示したブロック
図である．出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims

【特許請求の範囲】

（１）複数の遅延段と、電子信号を順次に前記遅延段の
所定の段に供給する手段とから構成される遅延回路を作
動させて、所定の遅れを電子信号に与える方法であって
、前記遅延段のそれぞれの実際の信号遅延を測定するステ
ップと、前記測定ステップにおいて得られた信号遅延を基に、前
記電子信号が供給される遅延段を選択するステップとを
含む、遅延回路の作動方法。
（２）複数の遅延段から構成され、前記遅延段が、電子
信号の第１と第２の信号経路とを備え、前記の第１の信
号経路が基準遅延を示し、前記第２の信号経路が前記の
基準遅延と付加遅延の合計を示す、プログラム可能な遅
延回路を作動させて、前記電子信号に所定の遅れを与え
る方法であつて、前記第２の信号経路のそれぞれに実際
に生じる付加遅延を測定するステップと、前記測定ステップで得られた付加遅延を基に、前記遅延
段のそれぞれを通る第１または第２の信号経路を選択す
るステップとを含む、プログラム可能な遅延回路の作動
方法。
（３）電子信号に所定の遅れを与える方法であつて、前記電子信号の第１と第２の信号経路を含み、前記第１
の信号経路に最小遅延が生じ、前記第２の信号経路に前
記最小遅延と、最小Δ遅延のほぼ２倍に等しい付加遅延
との合計が生じる遅延段をＮ（＞１）個準備するステッ
プと、前記第１の信号経路に生じる遅れの合計を測定するステ
ップと、前記第２の信号経路のそれぞれに生じる遅れを測定する
ステップと、前記第２の信号経路のそれぞれに生じる付加遅延を算出
するステップと、前記第２の信号経路のどの組み合わせが、前記所定の遅
れに最も近い付加遅延合計を与えるかを決定するステッ
プと、前記決定ステップにおいて選択された第２の信号経路に
前記電子信号を供給するステップとを含む、電子信号に
所定の遅れを与える方法。
（４）電子信号に所定の遅れを与える遅延回路であつて
、複数の遅延段と、前記電子信号を前記遅延段の所定の段に供給する手段と
、前記遅延段のそれぞれに実際に生じる信号遅延を測定す
る手段と、前記測定ステップで得られた実際の信号遅延を基に、前
記電子信号が供給される遅延段を選択する手段とを含む
、遅延回路。
（５）電子信号に所定の遅れを与えるプログラム可能な
遅延回路であって、前記電子信号の第１と第２の信号経路を含み、前記第１
の信号経路が基準遅延を生じ、前記第２の信号経路が前
記基準遅延と付加遅延の合計を生じる複数の遅延段と、前記第２の信号経路のそれぞれに実際に生じる付加遅延
を測定する手段と、前記測定ステップで得られた付加遅延を基に、前記遅延
段のそれぞれの第１または第２の信号経路を選択する手
段とを含む、プログラム可能な遅延回路。
（６）電子信号に所定の遅れを与える遅延回路であって
、前記電子信号の第１と第２の信号経路を含み、前記第１
の信号経路が最小遅延を示し、前記第２の信号経路が前
記最小遅延と、最小△遅延の約２倍に等しい付加遅延と
の合計を示すＮ（＞１）個の遅延段と、前記第１の信号経路に生じる遅れの合計を測定する手段
と、前記第２の信号経路のそれぞれに生じる遅れを測定する
手段と、前記第２の信号経路のそれぞれに生じる付加遅延を算出
する手段と、前記第２の信号経路のどの組み合わせが、前記所定の遅
れに最も近い付加遅延を与えるかを決定する手段と、前記決定ステップで選択された第２の信号経路に前記電
子信号を供給する手段とを含む、遅延回路。