JPS61120518A - クロツクド比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は制御電極と第１及び第２主電極を有するトラン
ジスタから成るクロックド電圧比較器であって、 −アナログ入力電圧をアナログ基準電圧と比較してその
比較結果を中間信号及びその相補信号の形で出力する比
較段を具え、該比較段は第１差動対として接続された２
個のトランジスタを具え、それらの制御８を極にアナロ
グ入力電圧及びアナログ基！１！電圧がそれぞれ供給さ
れ、それらの第１主電極がバイアス電流を供給する共通
端子に接続されていると共に、それらの第２主電極の各
々が負荷を経て第１直流電源端子に結合され前記中間信
号及びその相補信号をそれぞれ出力するようにしてあり
、 前記中間信号の論理状態を増幅する増幅段を具え、該増
幅段は第２差動対として接続された２個のトランジスタ
を具え、それらの制？ｌｔ極が前記中間信号及びその相
補信号をそれぞれ受信し、それらの第１主電極がバイア
スを流を受信すると共にそれらの第２主電極の各々が負
荷を経て第１直流電源端子に結合され前記比較器のディ
ジタル出力信号及びその相補信号をそれぞれ出力するよ
うにしてあり、 前記比較段及び増幅段にそれぞれ結合され、前記比較段
及び増幅段からの出力信号に一致する論理状態をそれぞ
れ発生してラッチする第１及び第２ラッチ段を具え、第
１ラッチ段は双安定ラッチを構成する第３差動対として
接続された２個のトランジスタを具え、それらの制御電
極に前記中間信号及びその相補信号がそれぞれ供給され
、それらの第１主電極がバイアス電流を供給する共通端
子に接続されていると共に、それらの男２主電極が前記
比較段のトランジスタの第２主電極に交差結合してあり
、第２ラッチ段は双安定ラッチを構成する第４差動対と
して接続された２個のトランジスタを含み、それらの制
御！極に増幅段からのディジタル出力信号及びその双補
信号がそれぞれ供給され、それらの第１主電極がバイア
ス電流を供給する共通端子に接続されていると共に、そ
れらの第２主電極が前記増幅段のトランジスタの第２主
電極に交差結合してあるクロックド電圧比較器に関する
ものである。

斯る回路は例えばアナログ入力信号を複数個の並列比較
回路に供給し各比較回路においてこの入力電圧を各比較
回路毎に相違する基準電圧と比較してディジタル出力信
号を形成する並列型のアナログ−ディジタル変換器に使
用することができる。

並列比較回路の出力信号は符号化装置によりディジタル
出力信号に変換する。斯る並列アナログ−ディジタル変
換器に使用されるクロックド比較器は頭書に記載したタ
イプのものが一般的である。

斯る比較回路は米国特許第４１２１１２０号明細書に開
示されている。バイポーラトランジスタから成るこの既
知の回路はベースに入力信号を受信する第１エミフタ結
合トランジスタ対から成る比較段を具える。更にこの比
較回路はベースに比較段のトランジスタのコレクタから
の信号を受信する第２エミフタ結合トランジスタ対から
成る増幅段を具える。最後にこの回路は第１トランジス
タ対のコレクタにコレクタを交差結合した第３エミ、り
結合トランジスタ対及び第２トランジスタ対のコレクタ
にコレクタを交差結合した第４エミツタ結合トランジス
タ対から成る２個のラッチ段を具える。そして更に、第
１、第２、第３及び第４トランジスタ対の各々のエミッ
タはトランジスタスイッチを経て電流源に結合され、比
較段と第１ラッチ段のスイッチはそれらの共通エミッタ
を第１電流源に結合し、増幅段と第２ラッチ段のスイッ
チはそれらの共通エミッタを第２電流源に結合するよう
にする。これらのスイッチはクロク信号により比較段と
第２ラッチ段が同時に動作するように、即ら増幅段と第
１ラッチ段が丁度不作動になるときに動作するように制
御される。この既知の回路は比較段の入力端子に供給さ
れた入力信号と基準信号との差をクロック信号の立上り
縁でサンプルしてこの差の符号に追従する論理状態を有
する中間信号を第１ラッチ段の出力端子に発生する。そ
して増幅段がこの中間信号の状態をクロック信号の立上
り縁でサンプルしてこの状態を第２ラッチ段により他方
の状態が立上り縁で現われるまでラッチして中間信号の
状態に追従する論理状態を有する増幅したディジタル信
号を比較器の出力端子に出力する。

更に高い情報処理能力を有する新規な論理システムを実
現するためには斯る回路を例えば砒化ガリウム電界効果
トランジスタを用いる技術のような新しい技術を用いて
構成する必要がある。

例えば砒化ガリウムデブリーシッン型電界効果トランジ
スタをクロックド比較器の能動素子として選択すれば、
極めて高い動作速度を消費電力の増大なしに得ることが
できる。

斯るトランジスタはヒステリシス効果を示す。

この効果は次のように現われる。ゲート電圧をトランジ
スタに供給し、ドレイン電圧を２つの値の間で変化させ
ると、過渡電流が矩形にならず（変調が矩形のとき）　
、１００　ミリ秒以上の程度の時定数を生ずることが確
かめられた。

比較器においてはこれはヒステリシスを生ずることにな
る。固定の直流基準電圧の場合において入力電圧が次第
に増大する場合、入力電圧が基準電圧を越えたときに状
態変化が生ずる。しかし、入力電圧が減少する場合には
基準電圧より低い電圧で状態変化が生ずる。

これがため、本発明の目的は、デプリーション型の砒化
ガリウムトランジスタを用いる技術で実現することがで
き、しかもトランジスタのヒステリシスにより生ずる影
響が位相の不確定誤差を導入することなく除去されるよ
うにした特別の回路構成のクロックド比較器を提供する
ことにある。

本発明は、この目的を達成するために、頭書に記載した
種類の比較器において、更に、第１比較段のヒステリシ
スを補正する第２比較段を具え、該第２比較段は第５差
動対として接続された２個のトランジスタを具え、それ
らの制御電極に入力電圧及び基準電圧がそれぞれ供給さ
れ、それらの第１主電極がバイアス電流を供給する共通
端子に接続されていると共に、それらの第２主電極が第
１比較段のトランジスタの第２主電極に女差結合してあ
り、 一前記中間信号の論理状態の位相の不確定性を除去する
第２増幅段を具え、該第２増幅段は第６差動対として接
続された２個のトランジスタを具え、それらの制御！極
に中間信号及びその相補信号がそれぞれ供給され、それ
らの第１主電極がバイアス電流を受信すると共にそれら
の第２主電極が第１増幅段のトランジスタの第２主電極
に交差結合してあり、 第１差動対と第５差動対のバイアス電流が第１比較段と
第２比較段が交互に動作するよう制御され、第２差動対
と第６差動対のバイアス電流が第１増幅段と第２増幅段
が交互に動作するよう制御され、第３差動対と第４差動
対のバイアス電流が第１ラッチ段と第２ラッチ段が交互
に動作するよう制御され、且つ第１及び第２増幅段のバ
イアス電流が、第１及び第２増幅段が第１及び第２比較
段並びに第１ラッチ段と同相で動作するようにしてある
ことを特徴とする。

２個の比較段が交互に動作されるため、単一の比較段で
生ずるヒステリシスが補償される。更に、２個の増幅段
の各々が２個の比較段の各々及び第１ラッチ段と同相で
動作されるため、比較段において生ずる位相反転も補償
される。

従って、斯る比較器はデプリーション型の砒化ガリウム
電界効果トランジスタで構成することができる。

図面につき発明を説明する。

本発明のクロックド比較器は第１図に示すように第１ラ
ッチ段に結合された２個の比較段１及び５を具える。各
比較段はアナログ入力信号ＶＭ．４とアナログ基準信号
ＶＭｒを受信し、それらの結合出力端子に中間信号ＶＭ
及びその相補信号りを出力する。

比較器は更に第２ラッチ段に結合された２個の増幅段２
及び４を具える。各増幅段は中間信号ｖ８及びその相補
信号ｖ９を受信し、それら゛の結合出力端子に入力信号
Ｖ工と基準信号ＶＩＩＥＦとの差の値と同相の増幅され
たディジタル信号を出力する。　　・第１ラッチ段３及
び第２ラッチ段４は第１クロ７り信号の相補信号Ｃ及び
第１クロック信号Ｃにより交互にエネーブルされる。

第１比較段１及び第２比較段５は第２クロック信号の相
補信号Ｈ及び第２クロック信号Ｈにより交互にエネーブ
ルされる。

第１増幅段２及び第２増幅段６は第２クロック信号Ｈ及
びその相補信号「により第２比較段及び第１比較段と同
時に交互にエネーブルされると共に第１クロック信号の
相補信号Ｃにより第１う。

手段３と同時にエネーブルされる。

これがため、第２図に示すように第１比較段に供給され
るアナログ入力信号ＶＭ．４とアナログ基準信号ＶＩＩ
Ｆとの差が正になり、且つ第１ラフ手段３をトリガする
第１クロック信号の相補信号Ｃの立上り縁が発生する時
に中間信号の相補信号■イが低レベルになる。同様に、
前記差が負になる時に信号ｖ、４が高レベルになる。

第１増幅段が中間信号ＶＭ．Ｉの論理状態を増幅し、こ
れら状態を第２ラッチ段４を制御する第１クロック信号
Ｃ°の期間中保持し、アナログ入力信号間の差の符号の
反対符号に追従するディジタル２進出力信号Ｓを出力す
る。

しかし、ヒステリシス効果を除去するために第２比較段
がクロック信号πにより周期的にエネーブルされる。

この場合、中間信号の正しい位相が反転され、これは不
所望である。出力信号の正しい位相を回復するために、
第２増幅段を設け、これを第１増幅段と交互に第１及び
第２比較段と同一の周期で動作させる。

第２図に示すように、中間信号ｖ８はクロック信号Ｈの
立上り縁で反転される。しかし、第２増幅段が同時にエ
ネーブルされるため、出力信号百の位相は入力信号間の
差の符号と一致するものとなる。

１個の比較段と１個の増幅段をのみを具え、且つ第２ク
ロック信号を用いない場合に得られる信号波形を破線で
示してある０本発明の回路で得られる信号波形を実線で
示してある。

本発明の比較器の一例ではデプリーション型の砒化ガリ
ウム電界効果トランジス７番ヒステリシス効果を示すに
もかかわらず使用する。

このヒステリシス効果は比較段を構成するトランジスタ
の砒化ガリウムトラップに蓄積される電荷により生ずる
。この効果は入力端子の順次の立上り縁と立下り縁との
間の時間がトラップの時定数に対し小さくなるにつれて
顕著になる。

砒化ガリウムは高い電子移動度を有する結果極めて高速
の回路を実現し得る。本発明によればこの利点が失なわ
なれることはない。

２個の比較段の存在により電圧を符号化し得ると共に基
準電圧をトランプの時定数に対し高い周波数で周期的に
変えることができる。この場合トラップはニュートラル
レベルに充電され、ヒステリシス効果がキャンセルされ
る。

これがため本発明の実施例では比較器をデプリーション
型のショットキーゲート電界効果トランジスタ（カット
オフ電圧ＶアくＯであって無信号時に導通ずる）で構成
する。

第３図に示すように、第１比較段はソースを共通接続し
、ゲートにアナログ入力電圧ＶＩＮ及びアナログ基準電
圧Ｖ□２をそれぞれ受信する２個のトランジスタ１０及
び１２で構成する。端子１１に接続された共通ソースを
クロック信号Ｈにより制御されるｉｔ流源トランジスタ
１３を経て接地する。

第２比較段はソースを共通接続し、ゲートに入力電圧Ｖ
ＩＮ及び基準電圧Ｖ□２をそれぞれ受信する個のトラン
ジスタ５２及び５０で構成する。端子５９に接続された
共通ソースをクロック信号Ｈの相補信号Ｈにより制御さ
れる電流源トランジスタ５３を経て接地する。トランジ
スタ５２及び５０のそれぞれのドレインをトランジスタ
ｌＯ及び１２のドレインに交差結合する。

トランジスタ１０及び５０のドレインを負荷トランジス
タ１１０を経て第１直流電圧源ＶＳＳＩｌに接続すると
共にトランジスタ５２及び１２のドレインを負荷トラン
ジスタ１１２を経て直流電圧源ＶＭに接続する。

第１ラッチ段は２個のトランジスタ３２及び３０で構成
し、それらのソースを端子３９に共通接続する。

この端子を相補クロック信号Ｃにより制御される電流源
トランジスタ３３を経て接地する。トランジスタ３０及
び３２のドレインを比較段のトランジスタのそれぞれの
ドレインに交差結合し、中間信号ＶＳＳ及びＶＭを出力
する。

第１増幅段は２個のトランジスタ２０及び２２で構成し
、それらのソースを相補クロ７り信号Ｃにより制御され
るそれぞれのトランジスタ７０及び７２を経て同電位点
に接続する。トランジスタ２０及び２２のゲートにそれ
ぞれ中間信号ｖ４及びその相補信号ＶＭを受信する。ス
イッチとして機能するトランジスタ７０及び７２のソー
スを端子７９に接続し、この端子をクロック信号Ｈで制
御されるｔ流源トランジスタ７３を経て接地する。

第２増幅段は２個のトランジスタ６２及び６０で構成し
、それらのソースを相補クロック信号Ｃにより制御され
るそれぞれのトランジスタ８２及び８０を経て同電位点
に接続する。トランジスタ６０及び６２のゲートに中間
信号ＶＭ及びその相補信号ＶＭをそれぞれ受信する。ス
イッチとして機能するトランジスタ８２及び８０のソー
スを端子８９に接続し、この端子を相補クロック信号Ｈ
により制御される電流源トランジスタ８３を経て接地す
る。

トランジスタ６０及び６２のドレインをトランジスタ２
０及び２２のドレインに交差結合する。スイッチングト
ランジスタ対７０．７２及び８０．８２はそれぞれ１個
のトランジスタで置換することができる。しかし、この
場合にはトランジスタ対２０　、２２及び６２゜６０の
共通ソースが３が低レベルの時でもｔ流通路を構成する
慣れがある。即ち、回路のこの部分で処理される信号は
論理信号であり、従っておおきな振幅を有するためにこ
の通路を不所望に伝播する可能性がある。

第２ラッチ段はソースを端子４９に共通接続した２個の
トランジスタ４２及び４０で構成する。この端子４９は
クロック信号Ｃにより制御される電流源トランジスタ４
３を経て接地する。トランジスタ４ｏ及び４２のドレイ
ンを増幅段のトランジスタのそれぞれのドレインに交差
結合し、比較器出力信号Ｓ及びＳを出力する。

回路に使用するトランジスタはデプリーション型である
ため、即ちｖｙ＜Ｏのしきい値電圧を有するため、比較
器の出力信号は論理回路に直接使用するのに通さない、
所要の電圧レベルを得るためにレベルシフト回路を用い
る必要がある。斯るレベルシフト回路はパンファードＦ
ＥＴロジ・２り（ＢＦＬ）と称されている。このレベル
シフト回路は、ドレイン接地形に接続されゲートがう、
チ段の出力端子に接続された第１ホロワトランジスタを
具える。このホロワトランジスタのソース電橋を所望の
レベルシフト量に応じて１〜３個のダイオードを経て電
流源トランジスタのドレインに接続する。この電流源ト
ランジスタのドレインを回路の出力端子とする。これが
ため、トランジスタ３０及び３２のドレインをレベルシ
フト回路のホロワトランジスタのゲートに接続する。ト
ランジスタ３０に対するレベルシフト回路はホロワトラ
ンジスタ１００．２個のダイオード０１及びＤ２及びｔ
流源トランジスタ９０を具え、トランジスタ３０に対す
るレベルシフト回路はホロワトランジスタ１０２、ダイ
オードＤ３及びＤ＃及び電流源トランジスタ９２を具え
る。これがため、中間信号Ｖに及びその相補信号ＶＭは
これらレベルシフト回路のトランジスタ９２及びトラン
ジスタ９０のドレインにそれぞれ現われる。

同様に、トランジスタ４０及び４２のドレインをトラン
ジスタ１１４及び１１６の短絡ゲート及びソースｔｉを
経てレベルシフト回路のホロワトランジスタのゲートに
接続する。トランジスタ４０に対するレベルシフト回路
はホロワトランジスタ１０４．２個のダイオードＤ、及
び０．及び電流源トランジスタ９４を具え、トランジス
タ４２に対するレベルシフト回路はホロワトランジスタ
１０６．２個のダイオードＤ、及びり、及び電流源トラ
ンジスタ９６を具える。

これがため比較器の出力信号Ｓ及びその相補信号Ｓはこ
れらレベルシフト回路のトランジスタ９４及び９６のド
レインにそれぞれ現われる。

第４図に示すアナログ−ディジタル変換器は並列に接続
された複数個の比較器（ＣＯｌｌＰ　１−−−ＣＯＭＰ
Ｎ）を具えている。変換すべきアナログ入力電圧ＶＩＮ
は各比較器の一方の入力端子に供給される。各比較器の
他方の入力端子は複数個の抵抗の直列接続の両端間に基
準電圧を供給して得られる種々の基準電圧を受信する。

これらの抵抗を全て等しくすると、等比数列を構成する
基準電圧が得られ、これら基準電圧の比はＶ＊ｔｒ　／
　２になる。これがため、連続番号１．　２．−−−−
−ｉ、　２”−電、２′１を有する種々の基準電圧はＶ
ｌ！Ｆ　／　２”　＋ＶＩＥＦ／　２″−１，−−−−
＋Ｖ０Ｆ’の数列を構成し、最後の電位はオーバロード
ビットを指示するためにのみ使われる。これら比較器の
出力端子を論理符号化装置（ＣＯＤ）の入力端子に接続
し、この符号化装置は任意のコード（例えばグレーコー
ドとし得る）と一致するｎピントのディジタル出力信号
を発生する。この符号化装置は所要のコードに応じて構
成する必要があるが、この点は本発明の範囲外であるた
め説明を省略する。符号化装置の出力端子をメモリ（Ｍ
ＥＭＯ）に接続して符号化装置からの情報をクロック周
期の少（とも一部分の間保持してこれら比較器を同期さ
せることができるよう嘔する。

比較器及びラッチに必要なりロック信号は外部回路によ
り供給する。これら回路は同一の半導体基板上に集積す
ることができる。

ＥＥ例テハ’ＥＥ圧Ｖ＋ｓ、Ｖ＊ｔｙ　＋ｖ？Ｉ　、Ｖ
Ｎ　、　　Ｓ及び茗は高レベルがＯＶＭ低レベルが一２
■である。

トランジスタのしきい値電圧はＶ？・−２ｖである。

直流電ｒＡ電圧は； 第１直流電源電圧−＋４Ｖ 第２直流ｔａ電圧（接地電位）−Ｏｖ 第３直流電源電圧ＶＳＳ・−３Ｖ（レベルシフト段のｔ
流源トランジスタのソース電圧 ）である。

トランジスタ及びダイオードはショットキー型であり、
それらのゲート幅を下記の表Ｉに示す。

表１ アナログ−ディジタル変換器の構成に当っては：集積回
路として構成する場合には同一の比較器を使用するのが
有利である。

本発明は上述した例にのみ限定されず、本発明の範囲内
において種々の変形や変更が可能であること勿論である
。

【図面の簡単な説明】

第１図は本発明のクロックド比較器のブロック回路図、 第２図は第１図の回路の種々の部分の信号波形図、 第３図はデプリーション型電界効果トランジスタから成
るＢＦＬロジックを用いる本発明のクロックド比較器の
一実施例の回路図、 第４図は本発明比較器を具えるアナログ−ディジタル変
換器のブロック回路図であ、る。 １・・−・第１比較段　　　　２・・・−・第１増幅段
３・−第１ラッチ段　　　４−第２ラッチ段５・−・第
２比較段　　　　６・・−・第２増幅段ｖ０・−・アナ
ログ入力信号 Ｖ□２　・−・アナログ基準信号 ｖ、　、　Ｖｘ・−・中間信号 Ｃ１Ｃ・・−・第１クロック信号 Ｈ，Ｈ・−・第２クロック信号 Ｓ、Ｓ・−・ディジタル出力信号 １０、１２・−第１比較段トランジスタ２０．２２・・
−第１増幅段トランジスタ３０．３２−−・第１ラッチ
段トランジスタ４０、４２−・−第２ラッチ段トランジ
スタ５０．５２−第２比較段トランジスタ ６０．６２−・−第２増幅段トランジスタ１３．３３．
４３．５３．７３．８３・−・電流源トランジスタ７０
．７２，８０．８２−スイッチングトランジスタ１１０
、１１２．１１４．１１６−・・負荷トランジスタ１０
０、ＤＩ、Ｄ８，９０；１０２．Ｄコ、Ｄｅ、９２；１
０４．Ｄｓ、Ｄｅ、９４；１０６．Ｄｔ。 Ｄ□９６−・レベルシフト回路

Claims (1)

1. 【特許請求の範囲】 １、制御電極と第１及び第２主電極を有するトランジス
   タから成るクロックド電圧比較器であって、 アナログ入力電圧Ｖ＿Ｉ＿Ｎをアナログ基準電圧Ｖ＿Ｒ
   ＿Ｅ＿Ｆと比較してその比較結果を中間信号Ｖ＿Ｍ及び
   その相補信号＠Ｖ＠＿Ｍの形で出力する比較段を具え、
   該比較段は第１差動対として接続された２個のトランジ
   スタ（１０及び１２）を具え、それらの制御電極にアナ
   ログ入力電圧及びアナログ基準電圧がそれぞれ供給され
   、それらの第１主電極がバイアス電流を供給する共通端
   子（１９）に接続されていると共に、それらの第２主電
   極の各々が負荷（１１０、１１２）を経て第１直流電源
   端子Ｖ＿Ｄ＿Ｄに結合され前記中間信号Ｖ＿Ｍ及びその
   相補信号＠Ｖ＠＿Ｍをそれぞれ出力するようにしてあり
   、 前記中間信号の論理状態を増幅する増幅段 を具え、該増幅段は第２差動対として接続された２個の
   トランジスタ（２０、２２）を具え、それらの制御電極
   が前記中間信号Ｖ＿Ｍ及びその相補信号＠Ｖ＠＿Ｍをそ
   れぞれ受信し、それらの第１主電極がバイアス電流を受
   信すると共にそれらの第２主電極の各々が負荷（１１４
   、１１６）を経て第１直流電源端子に結合され前記比較
   器のディジタル出力信号Ｓ及びその相補信号＠Ｓ＠をそ
   れぞれ出力するようにしてあり、 前記比較段及び増幅段にそれぞれ結合され、前記比較段
   及び増幅段からの出力信号に一致する論理状態をそれぞ
   れ発生してラッチする第１及び第２ラッチ段を具え、第
   １ラッチ段は双安定ラッチを構成する第３差動対として
   接続された２個のトランジスタ（３０、３２）を具え、
   それらの制御電極に前記中間信号Ｖ＿Ｍ及びその相補信
   号＠Ｖ＠＿Ｍがそれぞれ供給され、それらの第１主電極
   がバイアス電流を供給する共通端子（３９）に接続され
   ていると共に、それらの第２主電極が前記比較段のトラ
   ンジスタの第２主電極に交差結合してあり、第２ラッチ
   段は双安定ラッチを構成する第４差動対として接続され
   た２個のトランジスタ（４０、４２）を具え、それらの
   制御電極に増幅段からのディジタル出力信号Ｓ及びその
   相補信号Ｓがそれぞれ供給され、それらの第１主電極が
   バイアス電流を供給する共通端子（４９）に接続されて
   いると共に、それらの第２主電極が前記増幅段のトラン
   ジスタの第２主電極に交差結合してあるクロックド比較
   器において、更に、第１比較段のヒステリシスを補正す
   る第２ 比較段を具え、該第２比較段は第５差動対として接続さ
   れた２個のトランジスタ（５２、５０）を具え、それら
   の制御電極に入力電圧及び基準電圧がそれぞれ供給され
   、それらの第１主電極がバイアス電流を供給する共通端
   子（５９）に接続されていると共に、それらの第２主電
   極が第１比較段のトランジスタの第２主電極に交差結合
   してあり、 前記中間信号の論理状態の位相の不確定性 を除去する第２増幅段を具え、該第２増幅段は第６差動
   対として接続された２個のトランジスタ（６２、６０）
   を具え、それらの制御電極に中間信号及びその相補信号
   がそれぞれ供給され、それらの第１主電極がバイアス電
   流を受信すると共にそれらの第２主電極が第１増幅段の
   トランジスタの第２主電極に交差結合してあり、且つ 第１差動対と第５差動対のバイアス電流が 第１比較段と第２比較段が交互に動作するよう制御され
   、第２差動対と第６差動対のバイアス電流が第１増幅段
   と第２増幅段が交互に動作するよう制御され、第３差動
   対と第４差動対のバイアス電流が第１ラッチ段と第２ラ
   ッチ段が交互に動作するよう制御され、且つ第１及び第
   ２増幅段のバイアス電流が、第１及び第２増幅段が第１
   及び第２比較段並びに第１ラッチ段と同相で動作するよ
   う制御されるようにしてあることを特徴とするクロック
   ド比較器。 ２、第４差動対の共通点（４９）を第１クロック信号Ｃ
   で制御される電流源トランジスタ（４３）を経て大地の
   ような第２直流電圧源端子に結合すると共に、第３差動
   対の共通端子（３９）を第１クロック信号の相補信号＠
   Ｃ＠で制御される電流源トランジスタ（３３）を経て第
   ２直流電圧源端子に結合して第１ラッチ段と第２ラッチ
   段が交互にエネーブルされるようにし、 第１差動対の共通端子（１９）を第２クロック信号Ｈで
   制御される電流源トランジスタ（１３）を経て第２直流
   電圧源端子に結合すると共に、第５差動対の共通端子（
   ５９）を第２クロック信号の相補信号＠Ｈ＠で制御され
   る電流源トランジスタ（５３）を経て第２直流電圧源端
   子に結合して第１比較段と第２比較段が交互にエネーブ
   ルされるようにし、 第２差動対の２個のトランジスタ（２０、２２）の第１
   主電極を、制御電極に第１クロック信号の相補信号＠Ｃ
   ＠を受信すると共に第１主電極が共通端子（７９）に接
   続された第７差動対を構成する２個のトランジスタ（７
   ０、７２）の第２主電極にそれぞれ結合し、該第７差動
   対の共通端子（７９）を第２クロック信号Ｈで制御され
   る電流源トランジスタ（７３）を経て第２直流電圧源端
   子に結合すると共に、第６差動対の２個のトランジスタ
   （６２、６０）の第１主電極を、制御電極に第１クロッ
   ク信号の相補信号＠Ｃ＠を受信すると共に第１主電極が
   共通端子（８９）に接続された第８差動対を構成する２
   個のトランジスタ（８２、８０）の第２主電極にそれぞ
   れ結合し、該第８差動対の共通端子（８９）を第２クロ
   ック信号の相補信号＠Ｈ＠で制御される電流源トランジ
   スタ（８３）を経て第２直流電圧源端子に結合して、第
   １及び第２増幅段が一方では第１及び第２比較段と同相
   に、他方では第１ラッチ段と同相に交互にエネーブされ
   るようにしてあることを特徴とする特許請求の範囲第１
   項に記載のクロックド比較器。 ３、第１及び第２比較段及び第１及び第２増幅段の各ト
   ランジスタは、制御電極が第１主電極に接続され、第１
   主電極が比較段及び増幅段の差動対の対応するトランジ
   スタの第２主電極に結合され、第２主電極が第１直流電
   圧源端子に接続された負荷トランジスタを具えているこ
   とを特徴とする特許請求の範囲第１又は２項に記載のク
   ロックド比較器。 ４、各負荷は、制御電極が負荷トランジスタの制御電極
   に結合され、第２主電極が第１直流電圧源端子に結合さ
   れ、第１主電極が複数のレベルシフトダイオードの直列
   接続を経て出力端子及び電流源に結合されたトランジス
   タを具えるレベルシフト回路を具えていることを特徴と
   する特許請求の範囲第３項に記載のクロックド比較器。 ５、レベルシフト回路の電流源は制御電極と第１主電極
   が直流電圧源端子Ｖ＿Ｓ＿Ｓに接続されたトランジスタ
   で構成してあることを特徴とする特許請求の範囲第４項
   に記載のクロックド比較器。 ６、回路の各トランジスタはデプリーション型のショッ
   トキー電界効果トランジスタであることを特徴とする特
   許請求の範囲第１〜５項の何れかに記載のクロックド比
   較器。 ７、ｎビットのディジタル出力信号を発生するアナログ
   −ディジタル変換器であって、特許請求の範囲第１〜６
   項の何れかに記載された２＾ｎ個の並列接続のクロッド
   比較器を具え、変換すべきアナログ入力信号を各比較器
   の一方の入力端子に供給すると共に異なる基準電圧を各
   比較器の他方の入力端子に供給し、これら比較器の出力
   端子を符号化装置に接続して該符号化装置の出力端子に
   ｎビットのディジタル出力信号が発生するようにしてあ
   るアナログ−ディジタル変換器。