JPS61120530A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPS61120530A JPS61120530A JP59241386A JP24138684A JPS61120530A JP S61120530 A JPS61120530 A JP S61120530A JP 59241386 A JP59241386 A JP 59241386A JP 24138684 A JP24138684 A JP 24138684A JP S61120530 A JPS61120530 A JP S61120530A
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- JP
- Japan
- Prior art keywords
- output
- level
- input signal
- analog input
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデジタルテレビジョンなどに用いられるアナ
ログデジタル変換器に関する。
ログデジタル変換器に関する。
最近、原画をより忠実に再生できるものとして例えばデ
ジタルテレビジョンやデジタルＶＴＲなどのデジタルビ
デオ機器が注目されている。
ジタルテレビジョンやデジタルＶＴＲなどのデジタルビ
デオ機器が注目されている。
ところで、これらビデオ機器にはアナログ信号の画像を
デジタル符号化するのにアナログ・デジタル変換器が用
いられるが、かかる変換器は忠実な原画再生を行なうた
め高分解能と高速変換性が要求されている。
デジタル符号化するのにアナログ・デジタル変換器が用
いられるが、かかる変換器は忠実な原画再生を行なうた
め高分解能と高速変換性が要求されている。
しかして、従来この種のアナログ・デジタル変換器とし
て第８図に示すように分解能の数に相当する複数の抵抗
を直列接続した直列抵抗群１の両端に電圧ｖＥＸ’ ｑ
ｖＲＢを印加し、各抵抗の接続点に複数レベルの基準
電圧を生成し、これを比較器群２の各比較器の一方入力
端子ｌこ入力するとともにこれら比較器の他方入力端子
にアナログ入力信号Ｖｆ’ｎを入力し、この状態で比較
器での比較結果を符号化回路３に与えデジタル符号化さ
れた出力を得るようにしたものがある。
て第８図に示すように分解能の数に相当する複数の抵抗
を直列接続した直列抵抗群１の両端に電圧ｖＥＸ’ ｑ
ｖＲＢを印加し、各抵抗の接続点に複数レベルの基準
電圧を生成し、これを比較器群２の各比較器の一方入力
端子ｌこ入力するとともにこれら比較器の他方入力端子
にアナログ入力信号Ｖｆ’ｎを入力し、この状態で比較
器での比較結果を符号化回路３に与えデジタル符号化さ
れた出力を得るようにしたものがある。
ところが、このものはｎビットの符号化を行なうのに（
２”−１）個もの比較器を必要とするためビット数が増
加するとこれにともなって比較器の数が指数的に増加し
てしまい経済的に極めて不利な欠点がある。特に、この
場合用いられる比較器は通常第９図に示すようにトラン
ジスタＴｒ１〜Ｔｒｘｘおよび抵抗Ｒ１〜Ｒ５より構成
され、基準電圧Ｖｒｅｆ諸よびアナログ入力電圧Ｖｉｎ
をエミッタホロアを介してトランジスタ＋ｐｒ、 、
Ｔ ｒｓを有する比較部にてレベル比較し、こののちこ
の比較結果をトランジスタＴｒ６ 、 Ｔｒｏ 、 Ｔ
ｒ、 （１を有する増中部にてり四ツクφ２を受けて正
帰還作用を呈し高利得に増巾し、これをラッチ出力する
ようにしたもので、比較器１台当り多くの回路部品を使
用している。このためこのような比較器を多数使用する
アナログデジタル変換器を実回路化しようとすると回路
構成のための素子数が膨大なものになりモノリシックＩ
Ｃ化することが著しく困難になる欠点があった。
２”−１）個もの比較器を必要とするためビット数が増
加するとこれにともなって比較器の数が指数的に増加し
てしまい経済的に極めて不利な欠点がある。特に、この
場合用いられる比較器は通常第９図に示すようにトラン
ジスタＴｒ１〜Ｔｒｘｘおよび抵抗Ｒ１〜Ｒ５より構成
され、基準電圧Ｖｒｅｆ諸よびアナログ入力電圧Ｖｉｎ
をエミッタホロアを介してトランジスタ＋ｐｒ、 、
Ｔ ｒｓを有する比較部にてレベル比較し、こののちこ
の比較結果をトランジスタＴｒ６ 、 Ｔｒｏ 、 Ｔ
ｒ、 （１を有する増中部にてり四ツクφ２を受けて正
帰還作用を呈し高利得に増巾し、これをラッチ出力する
ようにしたもので、比較器１台当り多くの回路部品を使
用している。このためこのような比較器を多数使用する
アナログデジタル変換器を実回路化しようとすると回路
構成のための素子数が膨大なものになりモノリシックＩ
Ｃ化することが著しく困難になる欠点があった。
そこで、従来、第１０図に示すように直列抵抗群１１と
、この抵抗群１１にて生成される複数レベルの基準電圧
が与えられる比較器群１２よりなる第１の比較部１３と
、これと同様直列抵抗群１４とこの抵抗群１４にて生成
される複数レベルの基準電圧が与えられる比較器群１５
よりなる第２の比較部１６を有し、アナログ入力信号Ｖ
ｉｎをサンプルホールド回路１７に与え、これの出力を
第１の比較部１３の比較器群１２に入力し、ここでの比
較結果を符号化回路１８を介して上位ビットデータとし
て得、一方上記比較器群１２での比較結果をデジタル・
アナログ変換器１９を介してアナログ変換して差分器２
０に与え、ここで上記サンプルホールド回路１７の出力
との差を求め、この差出力を第２の比較部１６の比較器
群１５に入力′ し、この比較結果を符号化回路２０を
介して下位ビットデータとして得るようにした所謂直列
形のものもある。
、この抵抗群１１にて生成される複数レベルの基準電圧
が与えられる比較器群１２よりなる第１の比較部１３と
、これと同様直列抵抗群１４とこの抵抗群１４にて生成
される複数レベルの基準電圧が与えられる比較器群１５
よりなる第２の比較部１６を有し、アナログ入力信号Ｖ
ｉｎをサンプルホールド回路１７に与え、これの出力を
第１の比較部１３の比較器群１２に入力し、ここでの比
較結果を符号化回路１８を介して上位ビットデータとし
て得、一方上記比較器群１２での比較結果をデジタル・
アナログ変換器１９を介してアナログ変換して差分器２
０に与え、ここで上記サンプルホールド回路１７の出力
との差を求め、この差出力を第２の比較部１６の比較器
群１５に入力′ し、この比較結果を符号化回路２０を
介して下位ビットデータとして得るようにした所謂直列
形のものもある。
このものによれば比較器の数を大巾に減らすことができ
るので第８図にて述べた直列形のものに比べ構成素子数
を大巾に少なくすることができる利点がある。
るので第８図にて述べた直列形のものに比べ構成素子数
を大巾に少なくすることができる利点がある。
ところが、このものは高速にてアナログデジタル変換を
行なうにはサンプルホールド回路１７も高速動作するこ
とが必要である。このため、このようなサンプルホール
ド回路にはシゴットキー接合トランジスタなどの高速ア
ナログ用スイッチング素子を用い回路構成がなされてい
るが、これら素子は上述の比較器の構成素子とともにモ
ノリシックＩＣ化することが非常に困難であり、このた
め実用性に乏しい欠点があった。
行なうにはサンプルホールド回路１７も高速動作するこ
とが必要である。このため、このようなサンプルホール
ド回路にはシゴットキー接合トランジスタなどの高速ア
ナログ用スイッチング素子を用い回路構成がなされてい
るが、これら素子は上述の比較器の構成素子とともにモ
ノリシックＩＣ化することが非常に困難であり、このた
め実用性に乏しい欠点があった。
この発明は上記欠点を除去するためなされたもので高速
によるデジタル変換処理を損なうことなく、しかも構成
素子数が少なく、モノリシックＩＣ化が容易で実用性の
高いアナログ・デジタル変換器を提供することを目的と
する。
によるデジタル変換処理を損なうことなく、しかも構成
素子数が少なく、モノリシックＩＣ化が容易で実用性の
高いアナログ・デジタル変換器を提供することを目的と
する。
この発明にかかるアナログデジタル変換器はアナログ入
力信号のダイナミックレンジを等分割し複数レベルの基
準電圧を発生させるとともに等分割されたダイナミック
レンジを複数領域に区分し各領域接続点の基準電圧とア
ナログ入力信号との比較結果より上位ビットデータを生
成し、一方各レベルの基準電圧とアナログ入力信号が与
えられアナログ信号が基準電圧より大きくなりたとき出
力レベルを反転する非反転および反転端子を有する差動
増巾器を設けるとともに複数の領域を工つおきに反転領
域に設定し反転領域での差動増巾器の非反転および反転
端子を他の領域のものに対し反対に接続しつつ対応する
増巾型同志並列接続しこの並列回路毎に反転非反転出力
を加算した１対の出力を得、この出力の比較結果を反転
領域の検出により出力レベルを反転する手段を通して下
位ビットデータを生成するようにしている。
力信号のダイナミックレンジを等分割し複数レベルの基
準電圧を発生させるとともに等分割されたダイナミック
レンジを複数領域に区分し各領域接続点の基準電圧とア
ナログ入力信号との比較結果より上位ビットデータを生
成し、一方各レベルの基準電圧とアナログ入力信号が与
えられアナログ信号が基準電圧より大きくなりたとき出
力レベルを反転する非反転および反転端子を有する差動
増巾器を設けるとともに複数の領域を工つおきに反転領
域に設定し反転領域での差動増巾器の非反転および反転
端子を他の領域のものに対し反対に接続しつつ対応する
増巾型同志並列接続しこの並列回路毎に反転非反転出力
を加算した１対の出力を得、この出力の比較結果を反転
領域の検出により出力レベルを反転する手段を通して下
位ビットデータを生成するようにしている。
この発明によれば高速によるデジタル変換処理を従来の
直並列形のものと同程度の少ない構成素子数で実現でき
、しかもサンプルホールド回路を不要とし得ることから
モノリンクＩＣ化をも容易にでき、実用化を図る上で極
めて有利である。
直並列形のものと同程度の少ない構成素子数で実現でき
、しかもサンプルホールド回路を不要とし得ることから
モノリンクＩＣ化をも容易にでき、実用化を図る上で極
めて有利である。
以下、この発明の一実施例を図面に従い説明する。
第１図はこの発明を４ビツト用のアナログ・デ・１）
ジタル変換器に適用した例を示している。
図において２１は抵抗孔の抵抗素子を複数個（図示例で
は１６個）直列接続した直列抵抗群で、この抵抗群２１
の両端にアナログ入力信号のダイナミックレンジを表わ
す電圧ｖＲＴ 、 Ｖ ＢＢを与え、各抵抗素子の接続
点に電位差（ｖＲＴ−ＶＲＢ）を１６レベルｌこ等分割
した基準電圧ｖ１〜Ｖ１に発生するようにしている。こ
れら基準電圧ｖ１〜■１ｓは変換しようとするデジタル
符号の各値（レベル）にそれぞれ対応するものである。
は１６個）直列接続した直列抵抗群で、この抵抗群２１
の両端にアナログ入力信号のダイナミックレンジを表わ
す電圧ｖＲＴ 、 Ｖ ＢＢを与え、各抵抗素子の接続
点に電位差（ｖＲＴ−ＶＲＢ）を１６レベルｌこ等分割
した基準電圧ｖ１〜Ｖ１に発生するようにしている。こ
れら基準電圧ｖ１〜■１ｓは変換しようとするデジタル
符号の各値（レベル）にそれぞれ対応するものである。
また上記直列抵抗群２１は上位１ビツトデータの量子化
レベルに対応させて４つの領域２１ａ、２１ｂ、２１０
．２１ｄに区分している。
レベルに対応させて４つの領域２１ａ、２１ｂ、２１０
．２１ｄに区分している。
これら各領域２１８〜２１ｄの接続点つまり基準電圧Ｖ
４ 、 Ｖｓ 、 Ｖ１２ （Ｄ発生点ＩＣ夫ｋ 差動
増巾ｉ ２２１，２２２゜２２３の一方入力端子を接続
している。これら増巾器２２１〜２２３の他方入力端子
にはアナログ入力信号Ｖｉｎが与えられる入力端子Ｖｉ
ｎを接続している。
４ 、 Ｖｓ 、 Ｖ１２ （Ｄ発生点ＩＣ夫ｋ 差動
増巾ｉ ２２１，２２２゜２２３の一方入力端子を接続
している。これら増巾器２２１〜２２３の他方入力端子
にはアナログ入力信号Ｖｉｎが与えられる入力端子Ｖｉ
ｎを接続している。
ここで、差動増巾器２２１〜２２３には第２図に示す電
流出力形のものが用いられている。すなわち、このもの
はｎＰｎバイポーラトランジスタ２３．２４のエミッタ
を共通接続するとともｌｃｔ流値決定用抵抗２５を介し
て接地端子Ｇに接続し、またトランジスタ２３のベース
をアナログ入力信号が与えられる入力端子Ｖｉｎ、）ラ
ンジスタ２４のベースを基準電圧が与えられる入力端子
Ｖｒｅｆに夫々接続し、さらにトランジスタ２３．２４
のコレクタを負荷抵抗ＲＬ ｐ ＲＬを各別に介して電
源端子＋ＶＩｃ接続し、トランジスタ２３のコレクタ側
に反転出力Ｑ、 Ｉ−ランジスタ２４のコレクタ側に
非反転出力Ｑを夫々得られるようにしている。この場合
入力端子Ｖｉｎに与えられるアナログ入力信号Ｖｉｎと
各出力Ｑ、Ｑの関係は第３図に示すようになり、基準電
圧Ｖｒｅｆを堺にして出力ＱとＱのレベルが反転するよ
うにしている。
流出力形のものが用いられている。すなわち、このもの
はｎＰｎバイポーラトランジスタ２３．２４のエミッタ
を共通接続するとともｌｃｔ流値決定用抵抗２５を介し
て接地端子Ｇに接続し、またトランジスタ２３のベース
をアナログ入力信号が与えられる入力端子Ｖｉｎ、）ラ
ンジスタ２４のベースを基準電圧が与えられる入力端子
Ｖｒｅｆに夫々接続し、さらにトランジスタ２３．２４
のコレクタを負荷抵抗ＲＬ ｐ ＲＬを各別に介して電
源端子＋ＶＩｃ接続し、トランジスタ２３のコレクタ側
に反転出力Ｑ、 Ｉ−ランジスタ２４のコレクタ側に
非反転出力Ｑを夫々得られるようにしている。この場合
入力端子Ｖｉｎに与えられるアナログ入力信号Ｖｉｎと
各出力Ｑ、Ｑの関係は第３図に示すようになり、基準電
圧Ｖｒｅｆを堺にして出力ＱとＱのレベルが反転するよ
うにしている。
第１図に戻って差動増巾器２２１の非反転出力端子Ｑお
よび反転出力端子Ｑを負荷抵抗２６１ 、２６２を各別
に介して電源端子＋■に接続するとともにこれら抵抗２
６１，２６２に比較器２７を接続している。
よび反転出力端子Ｑを負荷抵抗２６１ 、２６２を各別
に介して電源端子＋■に接続するとともにこれら抵抗２
６１，２６２に比較器２７を接続している。
ここで比較器２７は負荷抵抗２６１，２６２の端子電圧
を比較するもので、上記差動増巾器２２１の出力レベル
が反転したとき、つまりアナログ入力信号Ｖｉｎが基準
電圧ｖ４より大きくなったとき”１”レベル出力を発生
するようにしている。
を比較するもので、上記差動増巾器２２１の出力レベル
が反転したとき、つまりアナログ入力信号Ｖｉｎが基準
電圧ｖ４より大きくなったとき”１”レベル出力を発生
するようにしている。
差動増巾器２２２，２２３についでも上述と同様で、夫
々非反転出力端子Ｑおよび反転出力端子Ｑを負荷抵抗２
８１，２８２および３０１ 、３０２を介して電源端子
＋Ｖに接続するとともに負荷抵抗２８１ 、２８２に比
較器２９、負荷抵抗３０１，３０２に比較器３１を夫々
接続している。
々非反転出力端子Ｑおよび反転出力端子Ｑを負荷抵抗２
８１，２８２および３０１ 、３０２を介して電源端子
＋Ｖに接続するとともに負荷抵抗２８１ 、２８２に比
較器２９、負荷抵抗３０１，３０２に比較器３１を夫々
接続している。
そして、これら比較器２７，２９．３１を符号化回路３
２に接続し、上位２ビット分の入力を与えるよう（こし
ている。また、これら比較器２７，２９．３１の出力端
子νは領域検出部３３を接続している。この検出部３３
は例えばカウンタよりなるもので比較器２７゜２９ 、
３１の出力のカウント結果より領域２１８〜２１ｄ’。
２に接続し、上位２ビット分の入力を与えるよう（こし
ている。また、これら比較器２７，２９．３１の出力端
子νは領域検出部３３を接続している。この検出部３３
は例えばカウンタよりなるもので比較器２７゜２９ 、
３１の出力のカウント結果より領域２１８〜２１ｄ’。
検出するとともに後述する反転、非反転領域の判定結果
を出力するようにしている。
を出力するようにしている。
一方、直列抵抗群２１の領域２１ａの抵抗孔の接続点つ
まり基準電圧Ｖ１．Ｖ、 、Ｖ、の発生点（ζ夫々差動
増巾型３４１，３４２，３４３の一方入力端子を接続し
ている。同様にして領域２１ｂの基準電圧Ｖ、 、 Ｖ
、 、 Ｖ丁の発生点、領域２１Ｃの基準電圧Ｖ０．
Ｖ、ｏ、Ｖ、、の発生点および領域２１ｄの基準電圧Ｖ
、、 、Ｖ、、 、Ｖ１５ の発生点に夫々差動増巾器
３５１，３５２，３５３，３６１，３６２，３６３およ
び３７１ 、３７２ 、３７３の一方に入力端子を接続
し、さらに抵抗群２１の電圧ｖＲＢが印加される端子Ｖ
ＲＨに補助領域３８の差動増巾器３８１，３８２，３８
３の一方入力端子を接続し、ている。そして、これら差
動増巾器３４１〜３４３，３５１〜３５３，３６１〜３
６３ 、３７１〜３７３ 、３８１〜３８３の他方入力
端子にはアナログ入力信号Ｍｉｎが与えられる入力端子
Ｗｉｎを接続している。こめ場合、これらの差動増巾器
３４１〜３４３，３５１〜３５３，３６１〜３６３゜３
７１〜３７３および３８１−３８３には第２図および第
３図で述べたものと同様のものが用いられている。
まり基準電圧Ｖ１．Ｖ、 、Ｖ、の発生点（ζ夫々差動
増巾型３４１，３４２，３４３の一方入力端子を接続し
ている。同様にして領域２１ｂの基準電圧Ｖ、 、 Ｖ
、 、 Ｖ丁の発生点、領域２１Ｃの基準電圧Ｖ０．
Ｖ、ｏ、Ｖ、、の発生点および領域２１ｄの基準電圧Ｖ
、、 、Ｖ、、 、Ｖ１５ の発生点に夫々差動増巾器
３５１，３５２，３５３，３６１，３６２，３６３およ
び３７１ 、３７２ 、３７３の一方に入力端子を接続
し、さらに抵抗群２１の電圧ｖＲＢが印加される端子Ｖ
ＲＨに補助領域３８の差動増巾器３８１，３８２，３８
３の一方入力端子を接続し、ている。そして、これら差
動増巾器３４１〜３４３，３５１〜３５３，３６１〜３
６３ 、３７１〜３７３ 、３８１〜３８３の他方入力
端子にはアナログ入力信号Ｍｉｎが与えられる入力端子
Ｗｉｎを接続している。こめ場合、これらの差動増巾器
３４１〜３４３，３５１〜３５３，３６１〜３６３゜３
７１〜３７３および３８１−３８３には第２図および第
３図で述べたものと同様のものが用いられている。
領域２ａ−２ｄの差動増巾器３４１ 、３５１．３６１
、３７１および補助領域３８の差動増巾器３８１の出
力端子を並列接続するとともに負荷抵抗３９１ 、３９
２を介して電源端子＋Ｖに接続している。同様番こして
領域２ａ〜２ｄの差動増巾器３４２ 、３５２ 、３６
２ 、３７２および補助領域３８の差動増巾器３８２の
出力端子を並列接続するとともに負荷抵抗４０１ 、４
０２を介して電源端子＋Ｖに、領域２ａ−２ｄの差動増
巾器３４３，３５３，３６３，３７３ オよび補助領域
３８の差動増巾器３８３の出力端子を並列接続するとと
もに負荷抵抗４１１，４１２を介して電源端子＋Ｖに夫
々接続している。この場合領域２ｂ、２ｄおよび補助領
域３８では各差動増巾器３５１〜３５３．３７１〜３７
３および３８１〜３８２の非反転端子Ｑ、ｌ（よび反転
端子ｑを他の領域２ａ 、２ｃのものに対し反対に接続
し、反転領域に設定している。これにより負荷抵抗３９
１と３９２ 、４０１と４０２ 、４１１と４１２には
夫々反転、非反転出力を加算した端子電圧が発生するよ
うにしている。
、３７１および補助領域３８の差動増巾器３８１の出
力端子を並列接続するとともに負荷抵抗３９１ 、３９
２を介して電源端子＋Ｖに接続している。同様番こして
領域２ａ〜２ｄの差動増巾器３４２ 、３５２ 、３６
２ 、３７２および補助領域３８の差動増巾器３８２の
出力端子を並列接続するとともに負荷抵抗４０１ 、４
０２を介して電源端子＋Ｖに、領域２ａ−２ｄの差動増
巾器３４３，３５３，３６３，３７３ オよび補助領域
３８の差動増巾器３８３の出力端子を並列接続するとと
もに負荷抵抗４１１，４１２を介して電源端子＋Ｖに夫
々接続している。この場合領域２ｂ、２ｄおよび補助領
域３８では各差動増巾器３５１〜３５３．３７１〜３７
３および３８１〜３８２の非反転端子Ｑ、ｌ（よび反転
端子ｑを他の領域２ａ 、２ｃのものに対し反対に接続
し、反転領域に設定している。これにより負荷抵抗３９
１と３９２ 、４０１と４０２ 、４１１と４１２には
夫々反転、非反転出力を加算した端子電圧が発生するよ
うにしている。
負荷抵抗３９１，３９２には比較器４２、負荷抵抗４０
１．４０２には比較器４３、負荷抵抗４１１ 、４１２
には比較器４４を夫々接続している。この場合比較器４
２．４３．４４には上述した比較器２７と同様のものを
用いている。
１．４０２には比較器４３、負荷抵抗４１１ 、４１２
には比較器４４を夫々接続している。この場合比較器４
２．４３．４４には上述した比較器２７と同様のものを
用いている。
比較器４２，４３．４４には夫々レベル反転回路４５
、４６ 。
、４６ 。
４７を接続している。これらレベル反転回路４５゜４６
．４７は上述した領域検出部３３にて反転領域つまり領
域２ｂ 、２ｄが検出されたとき比較器４２，４３．４
４の出力レベルを強制的に反転するようにしている。
．４７は上述した領域検出部３３にて反転領域つまり領
域２ｂ 、２ｄが検出されたとき比較器４２，４３．４
４の出力レベルを強制的に反転するようにしている。
ここで、レベル反転回路４５ 、４６ 、４７は例えば
第４図に示すようにエミッタを共通接続したｎｐｎバイ
ポーラトランジスタ４８と４９．５０と５１および５２
と５３を有し、トランジスタ４８と４９のエミッタの共
通接続点をトランジスタ５２のコレクタに、トランジス
タ５０と５１のエミッタの共通接続点をトランジスタ５
３のコレクタに夫々接続し、トランジスタ５２と５３の
エミッタの共通接続点を接地端子Ｇに接続し、またトラ
ンジスタ４８と５０のコレクタを共通接続するとともに
抵抗５４を介して電源端子＋Ｖに、トランジスタ４９と
５１のコレクタを共通接続するとともに抵抗５５を介し
て電源端子＋Ｖに夫々接続している。そして、トランジ
スタ４８と５１のベースおよびトランジスタ４９と５０
のベースに夫々入力側端子Ｑ。
第４図に示すようにエミッタを共通接続したｎｐｎバイ
ポーラトランジスタ４８と４９．５０と５１および５２
と５３を有し、トランジスタ４８と４９のエミッタの共
通接続点をトランジスタ５２のコレクタに、トランジス
タ５０と５１のエミッタの共通接続点をトランジスタ５
３のコレクタに夫々接続し、トランジスタ５２と５３の
エミッタの共通接続点を接地端子Ｇに接続し、またトラ
ンジスタ４８と５０のコレクタを共通接続するとともに
抵抗５４を介して電源端子＋Ｖに、トランジスタ４９と
５１のコレクタを共通接続するとともに抵抗５５を介し
て電源端子＋Ｖに夫々接続している。そして、トランジ
スタ４８と５１のベースおよびトランジスタ４９と５０
のベースに夫々入力側端子Ｑ。
Ｑを接続し、トランジスタ４８と５０のコレクタおよび
トランジスタ４９と５１のコレクタに夫々出力側端子Ｑ
、Ｑを接続し、さらにトランジスタ５２のベースに非反
転領域検出時″′ｌ”入力が与えられる入力端子Ｑ、
トランジスタ５３のベースに反転領域検出時＠１＃入
力が与えられる入力端子Ｑを接続して右り非反転領域検
出により入力端子Ｑに １入力が与えられているときは
入力側端子Ｑ、Ｑに与えられる入力をそのまま出力側端
子Ｑ、Ｑに出力し、反転領域検出により入力端子Ｑに
１ 人力が与えられているときは入力側端子Ｑ、Ｑに与
えられる入力を反転して出力側端子Ｑ、Ｑより出力する
ようにしている。
トランジスタ４９と５１のコレクタに夫々出力側端子Ｑ
、Ｑを接続し、さらにトランジスタ５２のベースに非反
転領域検出時″′ｌ”入力が与えられる入力端子Ｑ、
トランジスタ５３のベースに反転領域検出時＠１＃入
力が与えられる入力端子Ｑを接続して右り非反転領域検
出により入力端子Ｑに １入力が与えられているときは
入力側端子Ｑ、Ｑに与えられる入力をそのまま出力側端
子Ｑ、Ｑに出力し、反転領域検出により入力端子Ｑに
１ 人力が与えられているときは入力側端子Ｑ、Ｑに与
えられる入力を反転して出力側端子Ｑ、Ｑより出力する
ようにしている。
これらレベル反転回路４５ 、４６ 、４７は上記符号
化回路３２に接続し、下位２ビット分の入力を与えるよ
うにしている。
化回路３２に接続し、下位２ビット分の入力を与えるよ
うにしている。
次に、その動作を説明する。
まず上位２ビツトのデータは次のようにして得られる。
いま、アナログ入力信号Ｗｉｎが基準電圧Ｖ４より小さ
い場合つまりＶｉｎ（’ｖ４の場合差動増巾器２２１．
２２２ 、２２３はいずれも出力レベルを反転すること
がないので比較器２７，２９．３１はとも４こ＠Ｏ”レ
ベル出力を発生している。この状態でアナログ入力信号
Ｖｉｎが基準電圧Ｖ４より大きくなるとつまりＶ４≦Ｖ
ｉ ｎ （ＶＢになると差動増巾器２２１の出力レベル
のみ反転し負荷抵抗２６１．２６２の端子電圧のレベル
が反転するので比較器２７より＠１”レベル出力が発生
される。以下、同様にしてアナログ入力信号ＭｉｎがＶ
、 ≦Ｖ ｉ ｎ （Ｖ、２およびＶ１２≦Ｖｉｎ ｉ
Ｃなると比較器２２２，２２３も順に １ レベル出力
を発生するようすこなりこれにより比較器２２１ 、２
２２ 、２２３より第５図に示すようなレベル出力が得
られ、この出力を受けて符号化回路３２より同図に示す
上位２ビツトのデータが得られる。
い場合つまりＶｉｎ（’ｖ４の場合差動増巾器２２１．
２２２ 、２２３はいずれも出力レベルを反転すること
がないので比較器２７，２９．３１はとも４こ＠Ｏ”レ
ベル出力を発生している。この状態でアナログ入力信号
Ｖｉｎが基準電圧Ｖ４より大きくなるとつまりＶ４≦Ｖ
ｉ ｎ （ＶＢになると差動増巾器２２１の出力レベル
のみ反転し負荷抵抗２６１．２６２の端子電圧のレベル
が反転するので比較器２７より＠１”レベル出力が発生
される。以下、同様にしてアナログ入力信号ＭｉｎがＶ
、 ≦Ｖ ｉ ｎ （Ｖ、２およびＶ１２≦Ｖｉｎ ｉ
Ｃなると比較器２２２，２２３も順に １ レベル出力
を発生するようすこなりこれにより比較器２２１ 、２
２２ 、２２３より第５図に示すようなレベル出力が得
られ、この出力を受けて符号化回路３２より同図に示す
上位２ビツトのデータが得られる。
次に、下位２ビツトのデータについて述べると、いまア
ナログ入力信号ＶｉｎがＶＢＢ （Ｖ ｉ ｎ ＜Ｎ’
ｌの場合補助領域３８のすべての差動増巾器３８１〜３
８３が動作し出力レベルを反転している。この場合比較
器４２の接続された負荷抵抗３９１，３９２に注目する
と、まず負荷抵抗３９１には差動増巾器３８１の−１−
レベル出力、差動増巾器３４１の″０”レベル出力、差
動増巾器３５１の″１”レベル出力、差動増巾器３６１
の”０＃レベル出力および差動増巾器３７１の＠１′＃
レベＸ ル出力が夫々加算して与えられ端子電圧としで１”レベ
ル出力が発生し、一方負荷抵抗３９２には差動増巾器３
８１の＠０ルベル出力、差動増巾器３４１の１１＃レベ
ル出力、差動増巾器３５１の′０”レベル出力、差動増
巾器３６１の＠１＃出力レベル、差動増巾器３７１の″
″０′出力レベルが夫々加算して与えられ端子電圧とし
て＠Ｏ”レベル出力を発生しており、この状態で比較器
４２より０”レベル出力が発生している。この場合他の
比較器４３ 、４４についても上述と同様である。
ナログ入力信号ＶｉｎがＶＢＢ （Ｖ ｉ ｎ ＜Ｎ’
ｌの場合補助領域３８のすべての差動増巾器３８１〜３
８３が動作し出力レベルを反転している。この場合比較
器４２の接続された負荷抵抗３９１，３９２に注目する
と、まず負荷抵抗３９１には差動増巾器３８１の−１−
レベル出力、差動増巾器３４１の″０”レベル出力、差
動増巾器３５１の″１”レベル出力、差動増巾器３６１
の”０＃レベル出力および差動増巾器３７１の＠１′＃
レベＸ ル出力が夫々加算して与えられ端子電圧としで１”レベ
ル出力が発生し、一方負荷抵抗３９２には差動増巾器３
８１の＠０ルベル出力、差動増巾器３４１の１１＃レベ
ル出力、差動増巾器３５１の′０”レベル出力、差動増
巾器３６１の＠１＃出力レベル、差動増巾器３７１の″
″０′出力レベルが夫々加算して与えられ端子電圧とし
て＠Ｏ”レベル出力を発生しており、この状態で比較器
４２より０”レベル出力が発生している。この場合他の
比較器４３ 、４４についても上述と同様である。
この状態からアナログ入力信号ＶｉｎがＶ、＜Ｖｉｎ＜
ｖｘになると、差動増巾器３４１の出力レベルが反転
する。すると負荷抵抗３９１ 、３９２にて端子電圧の
レベルが反転するので比較器４２より＠１＃レベル出力
が発生される。以下同様にしてアナログ入力信号Ｖｉｎ
がＶ、 ’ｈ Ｖｉｎ ＜Ｖ’３およびＶ、 ＜Ｖｉ
ｎ （Ｖ、なると比較器４３．４４も順に＠１″レベル
出力を発生するようになりこれにより比較器４２ 、４
３ 、４４より第６図（ａｌに示すレベル出力が得られ
ること（どなる。この場合差動増巾器３４１〜３４３を
有する領域２１ａについて領域検出部３３は非反転領域
と判定するので比較器４２ 、４３ 、４４の出力はレ
ベル反転回路４５，４６．４７にてレベル反転されるこ
となく、そのまま符号化回路３２に与えられる。この場
合レベル反転回路４５゜４６ 、４７は第４図に示すも
のであるが同回路の詳しい動作説明は省略する。これに
より符号化回路３２より第６図（ａ）に示す下位２ビツ
トのデータが得られる。
ｖｘになると、差動増巾器３４１の出力レベルが反転
する。すると負荷抵抗３９１ 、３９２にて端子電圧の
レベルが反転するので比較器４２より＠１＃レベル出力
が発生される。以下同様にしてアナログ入力信号Ｖｉｎ
がＶ、 ’ｈ Ｖｉｎ ＜Ｖ’３およびＶ、 ＜Ｖｉ
ｎ （Ｖ、なると比較器４３．４４も順に＠１″レベル
出力を発生するようになりこれにより比較器４２ 、４
３ 、４４より第６図（ａｌに示すレベル出力が得られ
ること（どなる。この場合差動増巾器３４１〜３４３を
有する領域２１ａについて領域検出部３３は非反転領域
と判定するので比較器４２ 、４３ 、４４の出力はレ
ベル反転回路４５，４６．４７にてレベル反転されるこ
となく、そのまま符号化回路３２に与えられる。この場
合レベル反転回路４５゜４６ 、４７は第４図に示すも
のであるが同回路の詳しい動作説明は省略する。これに
より符号化回路３２より第６図（ａ）に示す下位２ビツ
トのデータが得られる。
次に、アナログ入力信号ＭｉｎがＶ、 ＜、 Ｖｉｎ（
Ｖ、になると、この状態では比較器４２，４３．４４
はすべて“１″レベル出力を発生しているが、領域２
１ｂについて領域検出部３３は反転領域と判定するので
比較器４２ 、４３ 、４４の出力は・レベル反転回路
４５，４６，４７ζこてレベル反転され、すべて＠０！
レベル出力として符号化回路３２に与えられている。
Ｖ、になると、この状態では比較器４２，４３．４４
はすべて“１″レベル出力を発生しているが、領域２
１ｂについて領域検出部３３は反転領域と判定するので
比較器４２ 、４３ 、４４の出力は・レベル反転回路
４５，４６，４７ζこてレベル反転され、すべて＠０！
レベル出力として符号化回路３２に与えられている。
この状態でアナログ入力信号ＶｉｎがＶ、＜Ｖｉ ｎ
（ｖ６になると差動増巾器３５１の出力レベルが反転す
る。すると負荷抵抗３９１，３９２にて端子電圧のレベ
ルが再び反転するので比較器４２より今度は＠Ｏ＃レベ
ル出力が発生される。以下同様にしてアナログ入力信号
ＶｉｎがＶ６≦Ｖｉｎ（Ｖ丁およびｖ丁≦Ｖｉｎ（Ｖｓ
ｊこなると比較器４３ 、４４も順に“０”レベル出力
を発生するようになり、これにより比較器４２ 、４３
。
（ｖ６になると差動増巾器３５１の出力レベルが反転す
る。すると負荷抵抗３９１，３９２にて端子電圧のレベ
ルが再び反転するので比較器４２より今度は＠Ｏ＃レベ
ル出力が発生される。以下同様にしてアナログ入力信号
ＶｉｎがＶ６≦Ｖｉｎ（Ｖ丁およびｖ丁≦Ｖｉｎ（Ｖｓ
ｊこなると比較器４３ 、４４も順に“０”レベル出力
を発生するようになり、これにより比較器４２ 、４３
。
４４より第６図中）に示すレベル出力が得られることに
なる。この場合上述したように領域２１ｂについて反転
領域と判定されているので比較器４２，４３゜４４の出
力はすべてレベル反転回路４５ 、４６ 、４７にてレ
ベル反転され符号化回路３２に与えらる。これにより符
号化回路３２より第６図（ｂｌに示す下位２ビツトのデ
ータが得られる。
なる。この場合上述したように領域２１ｂについて反転
領域と判定されているので比較器４２，４３゜４４の出
力はすべてレベル反転回路４５ 、４６ 、４７にてレ
ベル反転され符号化回路３２に与えらる。これにより符
号化回路３２より第６図（ｂｌに示す下位２ビツトのデ
ータが得られる。
以下、同様にしてアナログ入力信号Ｖｉｎが基準電圧Ｖ
ｓ４Ｖ、、の間にあると比較器４２ 、４３ 、４４よ
り第６図（Ｃ１（ｄ）に示すレベル出力が得られ符号化
回路３２より下位２ビツトのデータが得られることにな
る。
ｓ４Ｖ、、の間にあると比較器４２ 、４３ 、４４よ
り第６図（Ｃ１（ｄ）に示すレベル出力が得られ符号化
回路３２より下位２ビツトのデータが得られることにな
る。
したがって、いま−例としてアナログ入力信号Ｖｉｎが
Ｖａ＜Ｖｉｎ （Ｖ、。にある場合を考えると差動増巾
器２２１ 、２２２の出力レベルが反転し第５図（イ）
に示すように比較器２７．２９に″１”レベル出力が発
生するので上位２ビツトデータとして″１０”力Ｓ得ら
れ、一方領域２Ｃの差動増巾器３６１の出力レベルが反
転し第６図ば）に示すようｉこ比較器４２に″１”レベ
ルが発生するので下位２ビツトデータとして“０１″が
得られ、これにより”１００１’ の４ビットデータが
得られることになる。
Ｖａ＜Ｖｉｎ （Ｖ、。にある場合を考えると差動増巾
器２２１ 、２２２の出力レベルが反転し第５図（イ）
に示すように比較器２７．２９に″１”レベル出力が発
生するので上位２ビツトデータとして″１０”力Ｓ得ら
れ、一方領域２Ｃの差動増巾器３６１の出力レベルが反
転し第６図ば）に示すようｉこ比較器４２に″１”レベ
ルが発生するので下位２ビツトデータとして“０１″が
得られ、これにより”１００１’ の４ビットデータが
得られることになる。
このようにすれば上位ビットと下位ビットのデータを並
列的に求めることができるのでデジタル変換処理を高速
にて行なうことができる。また差動増巾器を使用するも
のの、多くの回路部品を有する比較器を大巾に少なくで
き、しかもショットキー接合トランジスタのような特殊
な素子を用いたサンプルホールド回路も不用にできるの
で構成素子数を大巾に少なくできることと合せモノリシ
ックＩＣ化が極めて容易になり実用化を図る上で極めて
有利である。
列的に求めることができるのでデジタル変換処理を高速
にて行なうことができる。また差動増巾器を使用するも
のの、多くの回路部品を有する比較器を大巾に少なくで
き、しかもショットキー接合トランジスタのような特殊
な素子を用いたサンプルホールド回路も不用にできるの
で構成素子数を大巾に少なくできることと合せモノリシ
ックＩＣ化が極めて容易になり実用化を図る上で極めて
有利である。
な詔、この発明は上記実施例にのみ限定されず要旨を変
更しない範囲で適宜変形して実施で゛きる。
更しない範囲で適宜変形して実施で゛きる。
例えば第２図に示した差動増巾器は一例であって第２図
と同一部分には同符号を付して示す第７図に示すように
ｎｐｎバイポーラトランジスタ２３１のコレクタを電源
端子＋Ｖに、エミッタを抵抗２５１を介して接地端子Ｇ
に接続するとともにトランジスタ２３のベースに、ベー
スをアナログ入力信号が与えられる入力端子ｖｉｎに夫
々接続し、同様ｌこｎｐｎバイポーラトランジスタ２４
１のコレクタを電源端子＋Ｖに、エミッタを抵抗２５２
を介して接地端子Ｇに接続するとともｉこトランジスタ
２４のベースに、ベースを基準電圧が与えられる入力端
子Ｖｒｅｆに夫々接続し、トランジスタ２３のコレクタ
側より反転出力Ｑ、トランジスタ２４のコレクタ側より
非反転出力Ｑを夫々得られるようにしたものを用いても
よい。このものによれば入力の精度に対する影響を除去
できるとともに高速化を図ったものを得ることができる
。勿論このような差動増巾器を始めとして比較器は一例
であってこの発明で要求する機能を有するものであれば
他のものを用いることができる。
と同一部分には同符号を付して示す第７図に示すように
ｎｐｎバイポーラトランジスタ２３１のコレクタを電源
端子＋Ｖに、エミッタを抵抗２５１を介して接地端子Ｇ
に接続するとともにトランジスタ２３のベースに、ベー
スをアナログ入力信号が与えられる入力端子ｖｉｎに夫
々接続し、同様ｌこｎｐｎバイポーラトランジスタ２４
１のコレクタを電源端子＋Ｖに、エミッタを抵抗２５２
を介して接地端子Ｇに接続するとともｉこトランジスタ
２４のベースに、ベースを基準電圧が与えられる入力端
子Ｖｒｅｆに夫々接続し、トランジスタ２３のコレクタ
側より反転出力Ｑ、トランジスタ２４のコレクタ側より
非反転出力Ｑを夫々得られるようにしたものを用いても
よい。このものによれば入力の精度に対する影響を除去
できるとともに高速化を図ったものを得ることができる
。勿論このような差動増巾器を始めとして比較器は一例
であってこの発明で要求する機能を有するものであれば
他のものを用いることができる。
また、上述では上位２ビツトを得るのに差動増巾器２２
１，２２２，２２３を用いたが、これら増巾器２２１〜
２２３を省略してアナログ入力信号と基準電圧の比較を
直接比較器にて行なうようにしてもよい。
１，２２２，２２３を用いたが、これら増巾器２２１〜
２２３を省略してアナログ入力信号と基準電圧の比較を
直接比較器にて行なうようにしてもよい。
さらに上述では一貫して４ビツト用のアナログ・デジタ
ル変換器について述べたがこれ以外のビット数のものに
も適用できる。この場合上位ビット数および下位ビット
数は仕様に応じて定めればよい。
ル変換器について述べたがこれ以外のビット数のものに
も適用できる。この場合上位ビット数および下位ビット
数は仕様に応じて定めればよい。
さらにまた上述では領域を４区分にしたので補助領域３
８を設けたが、領域を５区分にすれば補助領域３８を不
用にすることができる。
８を設けたが、領域を５区分にすれば補助領域３８を不
用にすることができる。
第１図はこの発明の一実施例を示す概略的構成図、”１
１図は同実施例に用いられる差動増巾器を示す回路図、
第３図は同増巾器の特性図、第４図は同実施例をご用い
られるレベル反転回路を示す回路図、第５図および第６
図は同実施例を説明するための図、第７図はこの発明の
他実施例に用いられる差動増巾器を示す回路図、第８図
は従来のアナログ・デジタル変換器の一例を示す概略的
構成図、第、９図は同変換器に用いられる比較器を示す
回路図、第１０図は従来のアナログ・デジタル変換器の
他側を示す概略的構成図である。
１図は同実施例に用いられる差動増巾器を示す回路図、
第３図は同増巾器の特性図、第４図は同実施例をご用い
られるレベル反転回路を示す回路図、第５図および第６
図は同実施例を説明するための図、第７図はこの発明の
他実施例に用いられる差動増巾器を示す回路図、第８図
は従来のアナログ・デジタル変換器の一例を示す概略的
構成図、第、９図は同変換器に用いられる比較器を示す
回路図、第１０図は従来のアナログ・デジタル変換器の
他側を示す概略的構成図である。
Claims (2)
- （１）アナログ入力信号のダイナミックレンジを等分割
し複数レベルの基準電圧を発生する手段と、上記等分割
されるダイミックレンジを複数領域に区分するとともに
各領域の接続点の基準電圧とアナログ入力信号を比較し
この比較結果より上位ビットデータを生成する手段と、
上記各レベルの基準電圧と上記アナログ入力信号が与え
られ上記アナログ入力信号が基準電圧より大きくなった
とき出力レベルを反転する非反転および反転端子を有す
る複数の差動増巾器と、上記複数の領域を１つおきに反
転領域に設定し且つ反転領域での差動増巾器の非反転お
よび反転端子を他の領域のものに対し反対に接続させつ
つ対応する増巾器同志並列接続しこの並列回路毎に反転
および非反転出力を加算した１対の出力を発生する手段
と、これら１対の出力を比較し比較結果を出力する比較
手段と、上記領域を検出し反転領域の検出をもって上記
比較手段の出力レベルを反転する手段と、この手段を介
して与えられる上記比較手段の出力より下位ビットデー
タを生成する手段とを具備したことを特徴とするアナロ
グ・デジタル変換器。 - （２）上記上位ビットデータを生成する手段は各領域接
続点の基準電圧とアナログ入力信号が与えられアナログ
入力信号が基準電圧より大きくなったとき出力レベルを
反転する非反転および反転端子を備えた差動増巾器を有
することを特徴とする特許請求の範囲第１項記載のアナ
ログデジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241386A JPS61120530A (ja) | 1984-11-15 | 1984-11-15 | アナログ・デジタル変換器 |
| US06/790,175 US4635036A (en) | 1984-11-15 | 1985-10-22 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241386A JPS61120530A (ja) | 1984-11-15 | 1984-11-15 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120530A true JPS61120530A (ja) | 1986-06-07 |
Family
ID=17073510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241386A Pending JPS61120530A (ja) | 1984-11-15 | 1984-11-15 | アナログ・デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635036A (ja) |
| JP (1) | JPS61120530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268521A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換方法及びａ／ｄ変換装置 |
| JPH07170186A (ja) * | 1994-10-11 | 1995-07-04 | Sony Corp | Ａｄ変換回路 |
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| JPS61112414A (ja) * | 1984-11-06 | 1986-05-30 | Nec Corp | 自動レベル制御回路 |
| JPS63197119A (ja) * | 1987-02-12 | 1988-08-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US4749984A (en) * | 1987-06-29 | 1988-06-07 | Rca Corporation | Subranging A/D converter with converging digitally controlled voltages |
| JPH01106526A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | Ａｄ変換器 |
| JPH01164125A (ja) * | 1987-12-21 | 1989-06-28 | Nissan Motor Co Ltd | Ｄ／ａ変換回路 |
| US4939517A (en) * | 1988-02-12 | 1990-07-03 | North American Philips Corporation, Signetics Division | Circuit for synchronizing transitions of bits in a digital code |
| JPH01318431A (ja) * | 1988-06-20 | 1989-12-22 | Toshiba Corp | アナログ／ディジタル変換回路 |
| JPH0262123A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 直並列型ａ／ｄ変換器 |
| US5155489A (en) * | 1989-01-31 | 1992-10-13 | Zdzislaw Gulczynski | Segmented encoder and digital memory particularly for flash analog-to-digital converters |
| US4918449A (en) * | 1989-02-13 | 1990-04-17 | National Semiconductor Corporation | Multistep flash analog to digital converter with voltage estimator |
| JP2800233B2 (ja) * | 1989-03-10 | 1998-09-21 | 株式会社日立製作所 | Ａｄ変換器 |
| US5151700A (en) * | 1989-08-04 | 1992-09-29 | Matsushita Electric Industrial Co., Ltd. | Serial-parallel type a/d converter |
| US5138318A (en) * | 1989-10-16 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Differential voltage buffer amplifier circuit and serial-parallel A-D converter |
| US5099238A (en) * | 1989-11-17 | 1992-03-24 | Hypres Incorporated | Parallel analog to digital converter |
| US5099240A (en) * | 1990-09-17 | 1992-03-24 | Motorola Inc. | Subranging adc with error correction through increased fine step span and noise reducing layout |
| JPH05300020A (ja) * | 1992-04-17 | 1993-11-12 | Mitsubishi Electric Corp | 直並列型ａ／ｄ変換器 |
| FR2691026B1 (fr) * | 1992-05-07 | 1997-01-03 | Thomson Csf | Convertisseur analogique-numerique et boucle d'asservissement utilisant un tel convertisseur. |
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| US5726653A (en) * | 1996-01-22 | 1998-03-10 | Industrial Technology Research Institute | Tri-step analog-to-digital converter |
| JP4349445B2 (ja) * | 2007-07-10 | 2009-10-21 | ソニー株式会社 | フラッシュ型ａｄ変換器 |
| CN102931991B (zh) * | 2011-08-12 | 2015-10-28 | 联发科技（新加坡）私人有限公司 | 模数转换器以及流水线模数转换器 |
Family Cites Families (2)
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|---|---|---|---|---|
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| US4417233A (en) * | 1979-02-28 | 1983-11-22 | Matsushita Electric Industrial Co., Ltd. | Fully parallel threshold type analog-to-digital converter |
-
1984
- 1984-11-15 JP JP59241386A patent/JPS61120530A/ja active Pending
-
1985
- 1985-10-22 US US06/790,175 patent/US4635036A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268521A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換方法及びａ／ｄ変換装置 |
| JPH07170186A (ja) * | 1994-10-11 | 1995-07-04 | Sony Corp | Ａｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4635036A (en) | 1987-01-06 |
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