JPS6112082A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS6112082A JPS6112082A JP59132364A JP13236484A JPS6112082A JP S6112082 A JPS6112082 A JP S6112082A JP 59132364 A JP59132364 A JP 59132364A JP 13236484 A JP13236484 A JP 13236484A JP S6112082 A JPS6112082 A JP S6112082A
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- JP
- Japan
- Prior art keywords
- gate
- photoresist
- film
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は化合物半導体装置、特にＧａＡｓメタルシ目ッ
トキットキー接合電界効果トランジスタ方法に関する。
トキットキー接合電界効果トランジスタ方法に関する。
（従来の技術）
（３ａＡｓメタルシヨツトキ一接合電界効果トランジス
タでは、従来ゲート金属としてＴｉ／ｋｌ又はＡｔが用
いられいる。これらの金属はゲート長を短くして高周波
特性を改善する上で加工性が悪いため歩留が低い。又シ
ョットキー接合を形成するため°に施される合金化処理
は４２０〜４５０’Ｃの極めて短い時間の処理工程であ
るので、ショットキーダイオード特性のバラツキが大き
い。このバラツキは基板ウェハーのサイズが大きくなる
に従って更に大きくなる。素子の信頼度点に関しては特
に高電力素子においでショットキ接合の金属とＧ ａ
Ａ ｓとの界面での反応が進行しシｍｙトキーダイオー
ド特性の経時的劣化を生じるという問題がある。本発明
はこれらの問題点に着目したものである。
タでは、従来ゲート金属としてＴｉ／ｋｌ又はＡｔが用
いられいる。これらの金属はゲート長を短くして高周波
特性を改善する上で加工性が悪いため歩留が低い。又シ
ョットキー接合を形成するため°に施される合金化処理
は４２０〜４５０’Ｃの極めて短い時間の処理工程であ
るので、ショットキーダイオード特性のバラツキが大き
い。このバラツキは基板ウェハーのサイズが大きくなる
に従って更に大きくなる。素子の信頼度点に関しては特
に高電力素子においでショットキ接合の金属とＧ ａ
Ａ ｓとの界面での反応が進行しシｍｙトキーダイオー
ド特性の経時的劣化を生じるという問題がある。本発明
はこれらの問題点に着目したものである。
Ｗ、ＴｉＷ、Ｔａとこ２れらのミリサイドは高温の熱処
理で安定でＧ ａ Ａ ｓとの反応も極めて少ないこと
が知られている。又、異方性を持つリアクティブイオン
エッチでもサブミクロンのパターンの形成が再現性よく
行なえる等の特徴を有する。しかし、このような金属又
はシリサイドをゲートメタルとして用いたときの欠点と
いえば、通常用いられるＡｔに比べて、電気抵抗が１０
〜１００倍位大きいため、ゲート抵抗が大きく、高周波
での動作特性が悪いことである。特にゲート幅が大きく
なると問題となる。そこでゲート抵抗を低減するために
はどうしても電気抵抗の低い金属を積層する必要性が生
じる。例えばＡｕを積層する場合、イオン注入によ５Ｇ
ａＡｓ基板にｎ型導伝性の不純物であるＳｉイオンを用
いたチャンネル層を形成した後に、Ａｕを積層したゲー
トを形成し、そのチャンネル層を熱処理する事によって
電気的に活性化する。この熱処理工程中に、Ａｕとその
下層の金属との反応が生じ、ショットキ特性を劣化させ
てしまう。そこで、Ａｕを拡散させないように、二層間
にＡｕの拡散を防ぐバリア層を用いることが重要となる
。
理で安定でＧ ａ Ａ ｓとの反応も極めて少ないこと
が知られている。又、異方性を持つリアクティブイオン
エッチでもサブミクロンのパターンの形成が再現性よく
行なえる等の特徴を有する。しかし、このような金属又
はシリサイドをゲートメタルとして用いたときの欠点と
いえば、通常用いられるＡｔに比べて、電気抵抗が１０
〜１００倍位大きいため、ゲート抵抗が大きく、高周波
での動作特性が悪いことである。特にゲート幅が大きく
なると問題となる。そこでゲート抵抗を低減するために
はどうしても電気抵抗の低い金属を積層する必要性が生
じる。例えばＡｕを積層する場合、イオン注入によ５Ｇ
ａＡｓ基板にｎ型導伝性の不純物であるＳｉイオンを用
いたチャンネル層を形成した後に、Ａｕを積層したゲー
トを形成し、そのチャンネル層を熱処理する事によって
電気的に活性化する。この熱処理工程中に、Ａｕとその
下層の金属との反応が生じ、ショットキ特性を劣化させ
てしまう。そこで、Ａｕを拡散させないように、二層間
にＡｕの拡散を防ぐバリア層を用いることが重要となる
。
（発明が解決しようとする問題点）
本発明の目的は、ソースドレイン領域のオーミックメタ
ルとのコンタクト抵抗とＦＢＴ特性を改善する上で重要
なソース抵抗を低減した化合物半導体装置の製造方法を
得ることにある。
ルとのコンタクト抵抗とＦＢＴ特性を改善する上で重要
なソース抵抗を低減した化合物半導体装置の製造方法を
得ることにある。
（問題を解決するための手段）
本発明はチャンネル層よシ濃度の高いソースおよびドレ
イン電極接続用高濃度領域全ゲート電極の脇に近接して
形成した上にオーミックメタルを被着することにより、
よシ安定な再現性のよいオーミ、りを得る工程を採用し
たことが特徴である。
イン電極接続用高濃度領域全ゲート電極の脇に近接して
形成した上にオーミックメタルを被着することにより、
よシ安定な再現性のよいオーミ、りを得る工程を採用し
たことが特徴である。
（実施例）
次に１本発明の製造方法による一実施例を第１図体）〜
（ｈ）の断面図を用いてよシ詳細に説明する。
（ｈ）の断面図を用いてよシ詳細に説明する。
まず、半絶縁性Ｇａ Ａ ｓ基板１に将来チャンネル層
となるｎ型不純物層２ ’ｔ” ７０ ＫｅＶのエネル
ギードース量４ＸＬＯ１２ｃＩｒＬ−２で８ｉイオンの
注入を行なう（第１図（ａ））。次に、ＲＦスパ、クリ
ング法でシロ、トキ金属としてＷ５ Ｓ ｉ ３ ’３
を３０００〜５０００Ｘの厚さに被着し、さらに熱分解
によるＣＶＤ法で８ｉ０２膜４を２０００Ｘ被着したの
ち、ホトレジストによるリングラフイーによりゲート長
１μｍのホトレジストパターン５を形成する（第１図（
ｂ））。
となるｎ型不純物層２ ’ｔ” ７０ ＫｅＶのエネル
ギードース量４ＸＬＯ１２ｃＩｒＬ−２で８ｉイオンの
注入を行なう（第１図（ａ））。次に、ＲＦスパ、クリ
ング法でシロ、トキ金属としてＷ５ Ｓ ｉ ３ ’３
を３０００〜５０００Ｘの厚さに被着し、さらに熱分解
によるＣＶＤ法で８ｉ０２膜４を２０００Ｘ被着したの
ち、ホトレジストによるリングラフイーによりゲート長
１μｍのホトレジストパターン５を形成する（第１図（
ｂ））。
平行平板型のりアクティブイオンエツチャーを用い、
ＣＦ４＋ Ｈ２（２７チ）のガスで圧力、ＲＦパワート
バイアスヲそれぞれ４．５Ｐａ、２００Ｗ。
ＣＦ４＋ Ｈ２（２７チ）のガスで圧力、ＲＦパワート
バイアスヲそれぞれ４．５Ｐａ、２００Ｗ。
３５０±２０Ｖの条件に設定し、先ずＷ５８ ｔ ３膜
３上の５ｉ０２膜４をエツチングによって除去する。
３上の５ｉ０２膜４をエツチングによって除去する。
このとき、８ｉ０２膜４とホトレジストパターン５のエ
ツチング比は約２で８ｉ０２膜４のエツチング速度は３
６０Ａ／ｍｉｎであり、エツチング時間はオーバーエツ
チング時間約１５秒を含めて５分５０秒である。この工
程の後、異方性の強いエツチングに有利なＥＣＲ型ドラ
ドライエツチャーＦ６ガスヲ用い、ＥＣＲ電圧、ガス圧
、マイクロ波パワーとイオン電流のそれぞれを２ Ｑｖ
ｌ １．２ Ｘ Ｉ Ｏｏ−３Ｔｏｒｒｔｏｏ、 ０
．ｔ ５ｍＡ／ｃｍ２に設定し、Ｗｓ Ｓ を膜３をエ
ツチングする。このエツチング条件ではＷ５８ ｉ ３
３．８ｉ０□膜４とホトレジストパターン５のエツチン
グ速度はそれぞれ２２０久／ｍ ｉｎ 、 ３２＾／ｍ
ｉｎ。
ツチング比は約２で８ｉ０２膜４のエツチング速度は３
６０Ａ／ｍｉｎであり、エツチング時間はオーバーエツ
チング時間約１５秒を含めて５分５０秒である。この工
程の後、異方性の強いエツチングに有利なＥＣＲ型ドラ
ドライエツチャーＦ６ガスヲ用い、ＥＣＲ電圧、ガス圧
、マイクロ波パワーとイオン電流のそれぞれを２ Ｑｖ
ｌ １．２ Ｘ Ｉ Ｏｏ−３Ｔｏｒｒｔｏｏ、 ０
．ｔ ５ｍＡ／ｃｍ２に設定し、Ｗｓ Ｓ を膜３をエ
ツチングする。このエツチング条件ではＷ５８ ｉ ３
３．８ｉ０□膜４とホトレジストパターン５のエツチン
グ速度はそれぞれ２２０久／ｍ ｉｎ 、 ３２＾／ｍ
ｉｎ。
Ｂ□Ｘ／ｍｉｎとなシホトレジストパターン５及び８、
ｉ０２膜４が残った状態でＷ５８ ｉ ３膜３のエツチ
ングが可能で、しかもＧａＡｓの表面はｔｌとんどエツ
チングされない。ホトレジストパターン５０寸法はＷ５
Ｓｉ３３へ精度よく転写され、ホトレジストパター：１
５Ｃ１１／ＪｍはＷ５Ｓｉ３３−１’ ０．９／Ｊｍと
なる（第１図（Ｃ））。
ｉ０２膜４が残った状態でＷ５８ ｉ ３膜３のエツチ
ングが可能で、しかもＧａＡｓの表面はｔｌとんどエツ
チングされない。ホトレジストパターン５０寸法はＷ５
Ｓｉ３３へ精度よく転写され、ホトレジストパター：１
５Ｃ１１／ＪｍはＷ５Ｓｉ３３−１’ ０．９／Ｊｍと
なる（第１図（Ｃ））。
次の工程では、イオン注入によるｎ 導伝層をゲートメ
タル３に自動的に形成するため％ ＣＶＤＩｃ Ｌ ｂ
Ｓ ｓ ０２膜４’ｔ−１０００〜２０００ Ｘ被着
し８ｉイオンを注入エネルギー２００ＫｅＶ 、ドース
１ｘｌＯｃＩＩＬ の注入を膜を通して行なう。このと
きゲートメタル３の下部とゲートメタル３の側壁下部の
ＧａＡｓにはイオン注入はされず、ゲートメタル３から
Ｏｏ」〜０．２μｍ外側にｎ＋注入層が形成されること
になる。この状態でｓ Ｈ２雰囲気中で８５０℃、２０
分の熱処理を施し、ｎ型チャンネル層２とｎ＋型層６の
イオン注入層の電気的活性化を行なう（第１図（ｄ））
。
タル３に自動的に形成するため％ ＣＶＤＩｃ Ｌ ｂ
Ｓ ｓ ０２膜４’ｔ−１０００〜２０００ Ｘ被着
し８ｉイオンを注入エネルギー２００ＫｅＶ 、ドース
１ｘｌＯｃＩＩＬ の注入を膜を通して行なう。このと
きゲートメタル３の下部とゲートメタル３の側壁下部の
ＧａＡｓにはイオン注入はされず、ゲートメタル３から
Ｏｏ」〜０．２μｍ外側にｎ＋注入層が形成されること
になる。この状態でｓ Ｈ２雰囲気中で８５０℃、２０
分の熱処理を施し、ｎ型チャンネル層２とｎ＋型層６の
イオン注入層の電気的活性化を行なう（第１図（ｄ））
。
次に、ホトレジスト７を２μｍ厚で塗布し、８０℃、２
０分の仮焼篩めとそれに続く１８０℃６０分の焼きなま
しによってゲート凸起部のレジスト膜厚を減少させる（
第１図（ｅ））。
０分の仮焼篩めとそれに続く１８０℃６０分の焼きなま
しによってゲート凸起部のレジスト膜厚を減少させる（
第１図（ｅ））。
続いて、平行平板型のりアクティブイオンエ。
チャーを用い、ＣＦ４＋０２（５チ）のガスで圧力。
ＲＦパワーとバイアスをそれぞれ４．５Ｐａ、２００Ｗ
、３５０±２０Ｖの条件で１８分エツチングを行なうと
、ゲート３の頭部のＳ ｉ０２膜４′が露出する。
、３５０±２０Ｖの条件で１８分エツチングを行なうと
、ゲート３の頭部のＳ ｉ０２膜４′が露出する。
次に、ドライエツチングガスのみをＣＦ４＋Ｈ２（２７
チ）に切換え、他の条件は同一のまま１１分間エツチン
グすると、ｗ５Ｓｉ３３の頭部が露出する（第１図（ｆ
））。
チ）に切換え、他の条件は同一のまま１１分間エツチン
グすると、ｗ５Ｓｉ３３の頭部が露出する（第１図（ｆ
））。
初めのドライエ、テンプではレジストアと８ ｉ０２膜
４′のエツチング速度比はｌ：ｏ、７３であり、レジス
ト７のエツチングが主に行なわれるが、二度目のドライ
エツチングでのそれは１：２で８ｉ０２のエツチングが
主に行なわれる。
４′のエツチング速度比はｌ：ｏ、７３であり、レジス
ト７のエツチングが主に行なわれるが、二度目のドライ
エツチングでのそれは１：２で８ｉ０２のエツチングが
主に行なわれる。
第１図（ｇｌは、ゲート抵抗を低減させるための工程で
、同図（ｆ）のままで逆スバ、タリングをＡｒガスで行
ない、Ｗ５８ｉ３３の表面を若干側ることでＷ５８ｉ３
３の頭部の表面を清浄にし、同一スバ。
、同図（ｆ）のままで逆スバ、タリングをＡｒガスで行
ない、Ｗ５８ｉ３３の表面を若干側ることでＷ５８ｉ３
３の頭部の表面を清浄にし、同一スバ。
夕装置でＡｎの拡散及び反応のバリアとしてＴｉＮ膜ｓ
を５ｏｏＸ厚スバ、タリングにより被着し、さらに続け
てＡｕ９を同様に３０００Ｘ厚被着せしめられ、この基
板をアセトン液中に浸し、超音波洗浄するとゲート頭部
以外のＴｉＮｇ及びＡｕ９がり７トオフ法により除去さ
れ、ゲート頭部のみのＴｉＮ３とＡｕ ９が残る工程で
ある。
を５ｏｏＸ厚スバ、タリングにより被着し、さらに続け
てＡｕ９を同様に３０００Ｘ厚被着せしめられ、この基
板をアセトン液中に浸し、超音波洗浄するとゲート頭部
以外のＴｉＮｇ及びＡｕ９がり７トオフ法により除去さ
れ、ゲート頭部のみのＴｉＮ３とＡｕ ９が残る工程で
ある。
この工程以外は従来の工程と同様にオーミックメタルで
あるＡｕＧｅ／Ｎｉ層を通常のリングラフィでＮ十層６
上に抵抗加熱蒸着しＨ２雰囲気中で′４２０℃１分間の
熱処理でオーミックアロイ層ｌＯを形成し、ソースとド
レインの電極形成を行なうと共にパ、シペーシ目ン膜と
してＣＶＤ５ｉ０２膜４”で表面を覆う（第１図（ｈ）
）。
あるＡｕＧｅ／Ｎｉ層を通常のリングラフィでＮ十層６
上に抵抗加熱蒸着しＨ２雰囲気中で′４２０℃１分間の
熱処理でオーミックアロイ層ｌＯを形成し、ソースとド
レインの電極形成を行なうと共にパ、シペーシ目ン膜と
してＣＶＤ５ｉ０２膜４”で表面を覆う（第１図（ｈ）
）。
（発明の効果）
このような製造方法で得られるＦＥＴは従来のＡｔ又は
Ｔ ｉＡｔゲートで作られるＦＥＴよりゲート長の均一
性もよく素子の歩留も向上させることができ、ソース抵
抗も減少し、高周波特性のよいＦＥＴを提供できる。又
ＩＣに適用したときも同様に歩留の向上が期待できる。
Ｔ ｉＡｔゲートで作られるＦＥＴよりゲート長の均一
性もよく素子の歩留も向上させることができ、ソース抵
抗も減少し、高周波特性のよいＦＥＴを提供できる。又
ＩＣに適用したときも同様に歩留の向上が期待できる。
第１図（ａ）〜（ｈ）は本発明の一実施例をその整造工
程順に示す素子断面図である。 ｌ・・・・・・Ｇ ａ 、Ａ ｓ基板、２・・・・・・
ｎ導伝型不純物層、３・・・・・・Ｗ５８ ｉ ３膜、
４，４’＃４“・・・・・・８ｉ０２膜、５・・・・・
・・・・ホトレジスト膜％ ６・・・・・・ｎ 導伝型
不純物層、７・・・・・・ホトレジスト膜、８・・・・
・・Ｔ ｉ Ｎ 膜％ ９・・・・・・Ａｕ１１１．Ｉ
Ｏ・・・・・・オーミックアロイ層。 （α） （ｂ） （Ｃ） （’＝’） 第 ｌ 図 ＜ｈ （＆）
程順に示す素子断面図である。 ｌ・・・・・・Ｇ ａ 、Ａ ｓ基板、２・・・・・・
ｎ導伝型不純物層、３・・・・・・Ｗ５８ ｉ ３膜、
４，４’＃４“・・・・・・８ｉ０２膜、５・・・・・
・・・・ホトレジスト膜％ ６・・・・・・ｎ 導伝型
不純物層、７・・・・・・ホトレジスト膜、８・・・・
・・Ｔ ｉ Ｎ 膜％ ９・・・・・・Ａｕ１１１．Ｉ
Ｏ・・・・・・オーミックアロイ層。 （α） （ｂ） （Ｃ） （’＝’） 第 ｌ 図 ＜ｈ （＆）
Claims (1)
- 半絶縁性の化合物半導体基板を用い、メタルショットキ
ーゲートを持つ電界効果トランジスタの製造において、
該基板の一表面側にトランジスタのチャンネルとなるｎ
型導伝層を形成する工程と、該表面側にゲート電極パタ
ーンの耐熱性金属を形成し、その上に気相成長法による
絶縁膜を被着する工程と、それに続くイオン注入により
ゲート幅より広い間隔で自動的に、将来高濃度ｎ型導伝
層となる領域に不純物イオンを前記絶縁膜を通して注入
する工程、高温で注入不純物を電気的に活性化したのち
、ホトレジスト膜を該絶縁膜上に塗布し、該ホトレジス
トの焼締めと同時にゲート部の突出部のホトレジスト厚
を減少させる工程と、リアクティブイオンエッチングを
施すことにより前記ゲート部の前記ホトレジスト及び前
記絶縁膜を除去したのち低抵抗金属を被着し、リフトオ
フ法によってゲート部以外の前記低抵抗金属を除去する
工程とを含むことを特徴とする化合物半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132364A JPS6112082A (ja) | 1984-06-27 | 1984-06-27 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132364A JPS6112082A (ja) | 1984-06-27 | 1984-06-27 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112082A true JPS6112082A (ja) | 1986-01-20 |
Family
ID=15079637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132364A Pending JPS6112082A (ja) | 1984-06-27 | 1984-06-27 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632803U (ja) * | 1986-06-24 | 1988-01-09 | ||
| US10662785B2 (en) | 2012-09-21 | 2020-05-26 | Mitsubishi Hitachi Power Systems, Ltd. | Method of welding erosion resistance metallic material and turbine blade |
-
1984
- 1984-06-27 JP JP59132364A patent/JPS6112082A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632803U (ja) * | 1986-06-24 | 1988-01-09 | ||
| US10662785B2 (en) | 2012-09-21 | 2020-05-26 | Mitsubishi Hitachi Power Systems, Ltd. | Method of welding erosion resistance metallic material and turbine blade |
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