JPS6122872B2 - - Google Patents
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- Publication number
- JPS6122872B2 JPS6122872B2 JP53133615A JP13361578A JPS6122872B2 JP S6122872 B2 JPS6122872 B2 JP S6122872B2 JP 53133615 A JP53133615 A JP 53133615A JP 13361578 A JP13361578 A JP 13361578A JP S6122872 B2 JPS6122872 B2 JP S6122872B2
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- JP
- Japan
- Prior art keywords
- layer
- resistance
- ion
- implanted
- epitaxial
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- Expired
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- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は高抵抗の基板上に能動層を設けた構造
の半導体装置を製造する方法に関する。
の半導体装置を製造する方法に関する。
高抵抗半導体基板上に能動層とする低抵抗半導
体薄層をエピタキシヤル成長させた構造の化合物
半導体結晶はGaAs電界効果トランジスタなどの
プレーナ形半導体素子に広く用いられている。こ
のような構造を持つエピタキシヤルウエハーは、
従来気相成長法や液相成長法により得られてきた
が、これらの成長法では十分良好なウエハー面内
均一性を得ることが難しく、素子製作歩留りを悪
化させるだけでなく、大きな素子面積を必要とす
る電力用素子や集積回路への適用が困難であつ
た。
体薄層をエピタキシヤル成長させた構造の化合物
半導体結晶はGaAs電界効果トランジスタなどの
プレーナ形半導体素子に広く用いられている。こ
のような構造を持つエピタキシヤルウエハーは、
従来気相成長法や液相成長法により得られてきた
が、これらの成長法では十分良好なウエハー面内
均一性を得ることが難しく、素子製作歩留りを悪
化させるだけでなく、大きな素子面積を必要とす
る電力用素子や集積回路への適用が困難であつ
た。
このような点を改善するために半絶縁性基板又
は高抵抗エピタキシヤル層に不純物をイオン注入
して能動層とする低抵抗層を得る方法が開発され
ている。このイオン注入法によればウエハー面内
の均一性は良好であるが、下記のような欠点があ
つた。すなわちイオン注入される半導体は比抵抗
が高く、かつ結晶性の良い事が要求されるが、
CZ法、ボート成長法などにより得られる半絶縁
性基板は比抵抗は十分高いが結晶性が悪く、一方
高抵抗エピタキシヤル結晶は結晶性は良いが比抵
抗が不十分で、何れも優れた特性の素子を得るこ
とを困難としていた。更にイオン注入法では注入
された不純物イオンを電気的に活性にするため、
注入後に半導体結晶を加熱することが必要である
が化合物半導体では一般に構成元素の蒸気圧が高
いため、加熱工程中に該元素の蒸発が起こり結晶
特性を劣化させる。このような結晶特性の劣化を
防止するために、加熱時にウエハーの表面を絶縁
物膜で覆う方法が一般に用いられているが電界効
果トランジスタ用の半導体ウエハーでは能動層用
の低抵抗層が0.2〜0.3μｍと極めて薄いために、
絶縁物膜の被着・剥離の際に表面に生ずる損傷の
影響を無視し得ない。
は高抵抗エピタキシヤル層に不純物をイオン注入
して能動層とする低抵抗層を得る方法が開発され
ている。このイオン注入法によればウエハー面内
の均一性は良好であるが、下記のような欠点があ
つた。すなわちイオン注入される半導体は比抵抗
が高く、かつ結晶性の良い事が要求されるが、
CZ法、ボート成長法などにより得られる半絶縁
性基板は比抵抗は十分高いが結晶性が悪く、一方
高抵抗エピタキシヤル結晶は結晶性は良いが比抵
抗が不十分で、何れも優れた特性の素子を得るこ
とを困難としていた。更にイオン注入法では注入
された不純物イオンを電気的に活性にするため、
注入後に半導体結晶を加熱することが必要である
が化合物半導体では一般に構成元素の蒸気圧が高
いため、加熱工程中に該元素の蒸発が起こり結晶
特性を劣化させる。このような結晶特性の劣化を
防止するために、加熱時にウエハーの表面を絶縁
物膜で覆う方法が一般に用いられているが電界効
果トランジスタ用の半導体ウエハーでは能動層用
の低抵抗層が0.2〜0.3μｍと極めて薄いために、
絶縁物膜の被着・剥離の際に表面に生ずる損傷の
影響を無視し得ない。
本発明は、気相感長高抵抗エピタキシヤル結晶
の比抵抗は成長温度より十分高い温度で加熱する
ことにより上昇するという知見に基き、イオン注
入法のかかる欠点を取除き、良好な結晶性で均一
な能動層用の低抵抗層を得るためになされたもの
である。
の比抵抗は成長温度より十分高い温度で加熱する
ことにより上昇するという知見に基き、イオン注
入法のかかる欠点を取除き、良好な結晶性で均一
な能動層用の低抵抗層を得るためになされたもの
である。
即ち本発明による半導体装置の製造方法は、基
板上に高抵抗の化合物半導体エピタキシヤル層を
成長させる工程と、該高抵抗エピタキシヤル層表
面に一導電型不純物をイオン注入して能動層を構
成するイオン注入層を形成する工程と、該導電型
で低抵抗の化合物半導体エピタキシヤル層を該イ
オン注入層上に成長させる工程と、前記高抵抗層
の成長温度以上の温度に加熱して該高抵抗層を一
層高抵抗化する工程とを含むことを特徴とするも
のであり、以下これを詳細に説明する。
板上に高抵抗の化合物半導体エピタキシヤル層を
成長させる工程と、該高抵抗エピタキシヤル層表
面に一導電型不純物をイオン注入して能動層を構
成するイオン注入層を形成する工程と、該導電型
で低抵抗の化合物半導体エピタキシヤル層を該イ
オン注入層上に成長させる工程と、前記高抵抗層
の成長温度以上の温度に加熱して該高抵抗層を一
層高抵抗化する工程とを含むことを特徴とするも
のであり、以下これを詳細に説明する。
第１図は本発明実施例によるGaAs電界効果ト
ランジスタの製造工程を示す基板断面図である。
ランジスタの製造工程を示す基板断面図である。
先ず、比抵抗106〜107Ω−cmのクロムドープ半
絶縁GaAsウエハー１上にAsCl3−Ga−H2（又は
N2）系の公知の気相成長技術によりノンドープで
キヤリヤ濃度1013cm-2以下の高抵抗GaAs層２を
３μｍの厚さに成長させる。この高抵抗層２の表
面にシリコン原子を200KVの加速電圧で５×1012
cm-2のドーズ量だけイオン注入し、これにより第
１図ａの如くｎ型の能動層とする厚さ0.25μｍの
イオン注入層３を形成する。
絶縁GaAsウエハー１上にAsCl3−Ga−H2（又は
N2）系の公知の気相成長技術によりノンドープで
キヤリヤ濃度1013cm-2以下の高抵抗GaAs層２を
３μｍの厚さに成長させる。この高抵抗層２の表
面にシリコン原子を200KVの加速電圧で５×1012
cm-2のドーズ量だけイオン注入し、これにより第
１図ａの如くｎ型の能動層とする厚さ0.25μｍの
イオン注入層３を形成する。
次に上記同様の気相成長でセレンをドーピング
材料として用いることにより、キヤリア濃度３×
1018cm-3のｎ型GaAs低抵抗層４を0.5μｍの厚さ
に成長させる（第１図ｂ）。この後砒素蒸気を含
む雰囲気中でこのウエハーを上記高抵抗層の成長
温度以上、例えば850℃，15分間加熱する。その
結果、注入されたシリコン原子が電気的に活性と
なつてｎ型不純物として作用すると共に、高抵抗
層２の比抵抗が熱処理前の102Ω−cmから104〜
106Ω−cmにまで増大する。一方イオン注入層３
の表面は高濃度エピタキシヤル層４で覆われてい
るため加熱処理による結晶の損傷はない。
材料として用いることにより、キヤリア濃度３×
1018cm-3のｎ型GaAs低抵抗層４を0.5μｍの厚さ
に成長させる（第１図ｂ）。この後砒素蒸気を含
む雰囲気中でこのウエハーを上記高抵抗層の成長
温度以上、例えば850℃，15分間加熱する。その
結果、注入されたシリコン原子が電気的に活性と
なつてｎ型不純物として作用すると共に、高抵抗
層２の比抵抗が熱処理前の102Ω−cmから104〜
106Ω−cmにまで増大する。一方イオン注入層３
の表面は高濃度エピタキシヤル層４で覆われてい
るため加熱処理による結晶の損傷はない。
こうして得られたウエハーの表面から内部へ向
つての電子濃度分布を第２図に示す。同図から明
らかな如く、このウエハーは106〜107Ω−cmの比
抵抗の半絶縁性基板上に、104〜106Ω−cmの比抵
抗の高抵抗エピタキシヤル層、該エピタキシヤル
層の表面部分に形成された電子濃度約1017cm-3の
能動層用ｎ型層，電子濃度約３×1018cm-3の高濃
度ｎ型エピタキシヤル層を順次積層した構成を有
している。
つての電子濃度分布を第２図に示す。同図から明
らかな如く、このウエハーは106〜107Ω−cmの比
抵抗の半絶縁性基板上に、104〜106Ω−cmの比抵
抗の高抵抗エピタキシヤル層、該エピタキシヤル
層の表面部分に形成された電子濃度約1017cm-3の
能動層用ｎ型層，電子濃度約３×1018cm-3の高濃
度ｎ型エピタキシヤル層を順次積層した構成を有
している。
次にAu−Ge合金の如きｎ型GaAsに対するオ
ーミツク接触金属を蒸着後、これをフオトエツチ
ングによりパターニングしてソース及びドレイン
電極５，６を形成すると共に、高濃度層４及びｎ
型層３を素子領域の形状に高抵抗層２乃至半絶縁
性基板１に対するまでメサエツチングする（第１
図ｃ）。
ーミツク接触金属を蒸着後、これをフオトエツチ
ングによりパターニングしてソース及びドレイン
電極５，６を形成すると共に、高濃度層４及びｎ
型層３を素子領域の形状に高抵抗層２乃至半絶縁
性基板１に対するまでメサエツチングする（第１
図ｃ）。
続いて、通常のフオトエツチング或いはソー
ス、ドレイン電極５，６をマスクとするエツチン
グによつて、ゲート領域にある高濃度層４を除去
してその下の能動層３を露出させる（第１図
ｄ）。このとき能動層とするｎ型層３を適切な厚
さに残すために、ソース，ドレイン電極５，６間
に適当な電圧を印加してその電流を測定すること
によつてエツチング停止時期を検出するようにし
てもよい。
ス、ドレイン電極５，６をマスクとするエツチン
グによつて、ゲート領域にある高濃度層４を除去
してその下の能動層３を露出させる（第１図
ｄ）。このとき能動層とするｎ型層３を適切な厚
さに残すために、ソース，ドレイン電極５，６間
に適当な電圧を印加してその電流を測定すること
によつてエツチング停止時期を検出するようにし
てもよい。
しかる後、Alの如きｎ型GaAsに対するシヨツ
トキバリヤ接触金属を蒸着してこれをフオトエツ
チングすることにより、ゲート電極７を形成して
完成する（第１図ｅ）。
トキバリヤ接触金属を蒸着してこれをフオトエツ
チングすることにより、ゲート電極７を形成して
完成する（第１図ｅ）。
以上の実施例から明らかなように、本発明によ
れば結晶性良好なエピタキシヤル高抵抗層にイオ
ン注入による能動層を形成していながら、この高
抵抗層の比抵抗を十分高められると共に、熱処理
による能動層表面の損傷も全て生じない。そして
表面に設けた低抵抗層は上記実施例の如く電極の
オーミツクコンタクトを確実にするのに役立つて
おり、この低抵抗層表面は前記熱処理時に若干の
損傷を受けるものの、その表面は電極金属による
合金層中に含まれるため素子特性に影響を与える
ことはない。この点から、上記実施例では砒素蒸
気中での熱処理を行なつているが、これに限らず
低抵抗層表面を絶縁物で覆つて熱処理する等の工
程を採用し得ることは明らかである。
れば結晶性良好なエピタキシヤル高抵抗層にイオ
ン注入による能動層を形成していながら、この高
抵抗層の比抵抗を十分高められると共に、熱処理
による能動層表面の損傷も全て生じない。そして
表面に設けた低抵抗層は上記実施例の如く電極の
オーミツクコンタクトを確実にするのに役立つて
おり、この低抵抗層表面は前記熱処理時に若干の
損傷を受けるものの、その表面は電極金属による
合金層中に含まれるため素子特性に影響を与える
ことはない。この点から、上記実施例では砒素蒸
気中での熱処理を行なつているが、これに限らず
低抵抗層表面を絶縁物で覆つて熱処理する等の工
程を採用し得ることは明らかである。
第１図は本発明実施例の工程を示す図、第２図
は本発明実施例における基板要部の電子濃度分布
を示すグラフである。 ２……高抵抗層、３……イオン注入層、４……
低抵抗層。
は本発明実施例における基板要部の電子濃度分布
を示すグラフである。 ２……高抵抗層、３……イオン注入層、４……
低抵抗層。
Claims (1)
- １ 基板上に高抵抗の化合物半導体エピタキシヤ
ル層を成長させる工程と、該高抵抗エピタキシヤ
ル層表面に一導電型不純物をイオン注入して能動
層を構成するイオン注入層を形成する工程と、該
導電型で低抵抗の化合物半導体エピタキシヤル層
を該イオン注入層上に成長させる工程と、前記高
抵抗層の成長温度以上の温度に加熱して該高抵抗
層を一層高抵抗化する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13361578A JPS5559781A (en) | 1978-10-30 | 1978-10-30 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13361578A JPS5559781A (en) | 1978-10-30 | 1978-10-30 | Method of fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5559781A JPS5559781A (en) | 1980-05-06 |
| JPS6122872B2 true JPS6122872B2 (ja) | 1986-06-03 |
Family
ID=15108947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13361578A Granted JPS5559781A (en) | 1978-10-30 | 1978-10-30 | Method of fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5559781A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147075A (ja) * | 1982-02-25 | 1983-09-01 | Toshiba Corp | 電界効果形トランジスタ用ウエハの製造方法 |
| JPH0812867B2 (ja) * | 1984-05-23 | 1996-02-07 | 日本電気株式会社 | 半導体装置 |
-
1978
- 1978-10-30 JP JP13361578A patent/JPS5559781A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5559781A (en) | 1980-05-06 |
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