JPS6112268B2 - - Google Patents
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- Publication number
- JPS6112268B2 JPS6112268B2 JP56212961A JP21296181A JPS6112268B2 JP S6112268 B2 JPS6112268 B2 JP S6112268B2 JP 56212961 A JP56212961 A JP 56212961A JP 21296181 A JP21296181 A JP 21296181A JP S6112268 B2 JPS6112268 B2 JP S6112268B2
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- JP
- Japan
- Prior art keywords
- electrode lines
- substrate
- column
- row electrode
- column electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明は大容量のマトリツクスアレーを用いた
表示装置の製造方法に関するものであり、特に、
静電気によるマトリツクスアレーの製造歩留り低
下を防止した、マトリツクスアレー表示装置の製
造方法に関するものである。
表示装置の製造方法に関するものであり、特に、
静電気によるマトリツクスアレーの製造歩留り低
下を防止した、マトリツクスアレー表示装置の製
造方法に関するものである。
近年平面形表示装置の大容量化が急速に進み、
液晶を用いたもの、エレクトロルミネツセンスに
よるもの、プラズマによるもの等、100桁×100列
以上のものが発表されている。
液晶を用いたもの、エレクトロルミネツセンスに
よるもの、プラズマによるもの等、100桁×100列
以上のものが発表されている。
この様な大容量の平面デイスプレーでは、複数
の列電極線と、複数の行電極線とを互いに直交し
て構成し、各々の列電極線と行電極線との交差点
にスイツチング素子を設ける方法が一般的であ
る。従来におけるこのタイプの表示装置の１例を
示したものが第１図である。a1〜a5が列電極線で
あり、b1〜b7が行電極線である。又、各々の交差
点にc1，c2，c3……のスイツチング素子が接続さ
れている。これを一方の基板上に構成し、別のガ
ラス板の主表面には全面に透明電極をカバーし、
基板とガラス板とを平行対立させ、間に液晶を封
入する事により液晶表示装置となる。ところが第
１図の様に各電極線が互いに独立している場合マ
トリツクスアレー基板は静電気に非常に弱い。各
電極線の端子は外部への配線の取り出し口とし
て、表示に用いる範囲外へ長く延長させ、しかも
その部分の面積を大きく取つてある為に、静電気
にさらされ易い。さらにスイツチング素子c1，
c2，c3……にMOS型電界効果形トランジスーを用
いてある場合、非常に静電気に弱いものであり、
特に、ガラス板上に第１図のごときマトリツクス
アレーを構成した場合各電極線の端子部に静電保
護用の抵抗、ダクオード等を構成する事は不可能
であり、静電気を十分考慮した工程を用いて基板
の製造を行なわなければ十分な歩留りをもつて基
板を作る事はむずかしい。
の列電極線と、複数の行電極線とを互いに直交し
て構成し、各々の列電極線と行電極線との交差点
にスイツチング素子を設ける方法が一般的であ
る。従来におけるこのタイプの表示装置の１例を
示したものが第１図である。a1〜a5が列電極線で
あり、b1〜b7が行電極線である。又、各々の交差
点にc1，c2，c3……のスイツチング素子が接続さ
れている。これを一方の基板上に構成し、別のガ
ラス板の主表面には全面に透明電極をカバーし、
基板とガラス板とを平行対立させ、間に液晶を封
入する事により液晶表示装置となる。ところが第
１図の様に各電極線が互いに独立している場合マ
トリツクスアレー基板は静電気に非常に弱い。各
電極線の端子は外部への配線の取り出し口とし
て、表示に用いる範囲外へ長く延長させ、しかも
その部分の面積を大きく取つてある為に、静電気
にさらされ易い。さらにスイツチング素子c1，
c2，c3……にMOS型電界効果形トランジスーを用
いてある場合、非常に静電気に弱いものであり、
特に、ガラス板上に第１図のごときマトリツクス
アレーを構成した場合各電極線の端子部に静電保
護用の抵抗、ダクオード等を構成する事は不可能
であり、静電気を十分考慮した工程を用いて基板
の製造を行なわなければ十分な歩留りをもつて基
板を作る事はむずかしい。
本発明は以上の様な欠点を除去したものであり
アレー基板上ろパターンによつて、基板の製造上
静電気的に全く問題のない構造にしたものであ
る。
アレー基板上ろパターンによつて、基板の製造上
静電気的に全く問題のない構造にしたものであ
る。
第２図は本発明を実施した場合のマトリツクス
アレー基板の構成例を示したものであり、a1〜a6
は列電極線、b1〜b5は行電極線であつて、c1，c2
……は各電極線の交差点に設けるスイツチング素
子である。本発明においては、a1〜a6の列電極線
はすべて、図中Ａ及びＤのごとく短絡されてお
り、又行電極線b1〜b5もすべて端子部において、
図中のＢ及びＣにより短絡されている。これら短
絡に用いる部材としては、電極部材と同一である
場合が最も簡単であり、Ａ及びＤは列電極線a1〜
a6と、又ｂ及びｃは行電極線b1〜b6と、それぞれ
同一の部材を用い、各電極線を構成する時に同じ
に作り込めば良い。さらに、短絡された端子間
は、図中破線で示された様に、Ａ−Ｂ間はＥ、Ａ
−Ｃ間Ｆ、Ｂ−Ｄ間はＨ、Ｃ−Ｄ間はＧでそれぞ
れ接続すれば、すべての電極線は短絡状態になる
ので、静電気にアレー基板がさらされても、マト
リツクスアレー内はいたる所で同電位であるの
で、スイツチング素子c1，c2……は静電気により
破壊される事は無い。
アレー基板の構成例を示したものであり、a1〜a6
は列電極線、b1〜b5は行電極線であつて、c1，c2
……は各電極線の交差点に設けるスイツチング素
子である。本発明においては、a1〜a6の列電極線
はすべて、図中Ａ及びＤのごとく短絡されてお
り、又行電極線b1〜b5もすべて端子部において、
図中のＢ及びＣにより短絡されている。これら短
絡に用いる部材としては、電極部材と同一である
場合が最も簡単であり、Ａ及びＤは列電極線a1〜
a6と、又ｂ及びｃは行電極線b1〜b6と、それぞれ
同一の部材を用い、各電極線を構成する時に同じ
に作り込めば良い。さらに、短絡された端子間
は、図中破線で示された様に、Ａ−Ｂ間はＥ、Ａ
−Ｃ間Ｆ、Ｂ−Ｄ間はＨ、Ｃ−Ｄ間はＧでそれぞ
れ接続すれば、すべての電極線は短絡状態になる
ので、静電気にアレー基板がさらされても、マト
リツクスアレー内はいたる所で同電位であるの
で、スイツチング素子c1，c2……は静電気により
破壊される事は無い。
本発明の具体的な製造方法に言及すると、まず
用いる画素例を第３図に示されたものとする。１
は多結晶シリコンを用いた薄膜トランジスター部
材であり、２は多結晶￥シリコンを用いた行電極
線であつて、一部は絶縁膜を介して薄膜トランジ
スター部材と重なつており、トランジスターのゲ
ート電極となつている。この行電極線は基板の周
辺において、他の行電極線と第２図のＢ，Ｃ，に
示される様に短絡して構成する。次に全面に絶縁
膜を形成した後トランジスターのドレインとソー
スから電極を取る為のコンタクトホールらの開孔
を行ない、列電極線３及び画素駆動電極４を構成
する。この時列電極線３は基板周辺において、第
２図のＡ，Ｄで示される様に互いに短絡して構成
するとともに、さらに、Ｅ，Ｆ，Ｇ，Ｈ，で示さ
れる様に周辺で行電極線ともコンタクトを取り、
すべての行電極線と列電極線が同電位となる様に
する。以上の様にマトリツクスアレー基板を構成
する事により、基板の以降の工程において、いか
なる静電気にさらされても、基板内は常に同電位
に保たれるので、静電気に対し、非常に強くな
る。これ以降の表示パネル完成までの主な工程
は、基板及びガラス板の配向及びスペーサーを介
しての基板とガラス板の組み立て、及び液晶の封
入である。この後場合によつては偏光板の粘りつ
けを行なつた後、外部配線の取り出しを行なうの
で、この時点で周辺の短絡部分、Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ，Ｈの切り放しを行なう。これは
基板以上本発明によれば、各電極線の形成と同時
にすべての電極線間はすべて短絡されさらに、行
電極線と列電極線間をも短絡してしまう為に、後
工程においてどの様な静電気にさらされても素子
の破壊を防ぐ事が可能となるものである。
用いる画素例を第３図に示されたものとする。１
は多結晶シリコンを用いた薄膜トランジスター部
材であり、２は多結晶￥シリコンを用いた行電極
線であつて、一部は絶縁膜を介して薄膜トランジ
スター部材と重なつており、トランジスターのゲ
ート電極となつている。この行電極線は基板の周
辺において、他の行電極線と第２図のＢ，Ｃ，に
示される様に短絡して構成する。次に全面に絶縁
膜を形成した後トランジスターのドレインとソー
スから電極を取る為のコンタクトホールらの開孔
を行ない、列電極線３及び画素駆動電極４を構成
する。この時列電極線３は基板周辺において、第
２図のＡ，Ｄで示される様に互いに短絡して構成
するとともに、さらに、Ｅ，Ｆ，Ｇ，Ｈ，で示さ
れる様に周辺で行電極線ともコンタクトを取り、
すべての行電極線と列電極線が同電位となる様に
する。以上の様にマトリツクスアレー基板を構成
する事により、基板の以降の工程において、いか
なる静電気にさらされても、基板内は常に同電位
に保たれるので、静電気に対し、非常に強くな
る。これ以降の表示パネル完成までの主な工程
は、基板及びガラス板の配向及びスペーサーを介
しての基板とガラス板の組み立て、及び液晶の封
入である。この後場合によつては偏光板の粘りつ
けを行なつた後、外部配線の取り出しを行なうの
で、この時点で周辺の短絡部分、Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ，Ｈの切り放しを行なう。これは
基板以上本発明によれば、各電極線の形成と同時
にすべての電極線間はすべて短絡されさらに、行
電極線と列電極線間をも短絡してしまう為に、後
工程においてどの様な静電気にさらされても素子
の破壊を防ぐ事が可能となるものである。
第１図は従来におけるマトリツクスアレーの構
成例を示したものであり、第２図は本発明を実施
したマトリツクスアレーの構成例を示したもので
ある。第３図は画素の１例を示したものである。 a1〜a6……列電極線、b1〜b7……行電極線、c1
〜c4……スイツチング素子、Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ……短絡線、１……薄膜トランジ
スター、２……行電極線、３……列電極線、４…
…駆動電極、５……コンタクトホール。
成例を示したものであり、第２図は本発明を実施
したマトリツクスアレーの構成例を示したもので
ある。第３図は画素の１例を示したものである。 a1〜a6……列電極線、b1〜b7……行電極線、c1
〜c4……スイツチング素子、Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ……短絡線、１……薄膜トランジ
スター、２……行電極線、３……列電極線、４…
…駆動電極、５……コンタクトホール。
Claims (1)
- １ 複数本の列電極と、該列電極線と交差する複
数本の行電極線、及び前記列電極線と該行電極線
との交差点に接続するスイツチング素子とを、同
一基板上に構成してなるマトリツクス表示装置に
おいて、前記列電極線及び行電極線を該基板上に
構成する工程においては、該電極線はすべて該基
板周辺で短絡接続されており、該基板の完成時
に、上記列電極線及び行電極線を個々に切りはな
す事を特徴とするマトリツクス表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212961A JPS58116573A (ja) | 1981-12-29 | 1981-12-29 | マトリックス表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212961A JPS58116573A (ja) | 1981-12-29 | 1981-12-29 | マトリックス表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58116573A JPS58116573A (ja) | 1983-07-11 |
| JPS6112268B2 true JPS6112268B2 (ja) | 1986-04-07 |
Family
ID=16631153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212961A Granted JPS58116573A (ja) | 1981-12-29 | 1981-12-29 | マトリックス表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58116573A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782165B2 (ja) * | 1984-08-16 | 1995-09-06 | セイコーエプソン株式会社 | 液晶表示装置の製造方法 |
| JPH07112069B2 (ja) * | 1985-09-18 | 1995-11-29 | 株式会社東芝 | 表示装置 |
| JP2735178B2 (ja) * | 1986-10-07 | 1998-04-02 | 日本電気株式会社 | 薄膜トランジスタ付液晶表示パネルの製造方法 |
| JPS63180935A (ja) * | 1987-01-23 | 1988-07-26 | Hitachi Ltd | 薄膜トランジスタ液晶表示装置 |
| JP2712395B2 (ja) * | 1988-10-14 | 1998-02-10 | 松下電器産業株式会社 | マトリクス型画像表示装置の保護回路及びマトリクス型画像表示装置の製造方法と検査方法 |
| JP3794368B2 (ja) | 2002-10-29 | 2006-07-05 | セイコーエプソン株式会社 | Ｅｌ表示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4312862Y1 (ja) * | 1965-01-04 | 1968-06-01 | ||
| JPS4312861Y1 (ja) * | 1965-01-04 | 1968-06-01 | ||
| JPS434951Y1 (ja) * | 1965-08-18 | 1968-03-02 | ||
| JPS5828739B2 (ja) * | 1975-06-23 | 1983-06-17 | 株式会社日立製作所 | 半導体装置のマ−ク付け法 |
| JPS5418886A (en) * | 1977-07-12 | 1979-02-13 | Mitsubishi Chem Ind Ltd | Production of olefin polymer |
| JPS54141155A (en) * | 1978-04-25 | 1979-11-02 | Sharp Corp | Production of liquid crystal cell |
| JPS54152894A (en) * | 1978-05-23 | 1979-12-01 | Seiko Epson Corp | Liquid crystal display unit |
| JPS5669864A (en) * | 1979-11-09 | 1981-06-11 | Japan Electronic Ind Dev Assoc<Jeida> | Thin-film transistor |
| JPS56161676A (en) * | 1980-05-16 | 1981-12-12 | Japan Electronic Ind Dev Assoc<Jeida> | Electrode structure for thin film transistor |
-
1981
- 1981-12-29 JP JP56212961A patent/JPS58116573A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58116573A (ja) | 1983-07-11 |
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