JPS59143126A - 液晶セル - Google Patents
液晶セルInfo
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- JPS59143126A JPS59143126A JP1779883A JP1779883A JPS59143126A JP S59143126 A JPS59143126 A JP S59143126A JP 1779883 A JP1779883 A JP 1779883A JP 1779883 A JP1779883 A JP 1779883A JP S59143126 A JPS59143126 A JP S59143126A
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- JP
- Japan
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- liquid crystal
- picture element
- substrate
- crystal cell
- electrodes
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- Pending
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/42—Arrangements for providing conduction through an insulating substrate
Landscapes
- Physics & Mathematics (AREA)
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- Optics & Photonics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、液晶セルに関し、とくに液晶セルの基板上
に形成された複数の画素電極とリード線との引き回し構
造に関するものである。
に形成された複数の画素電極とリード線との引き回し構
造に関するものである。
従来のスタチック駆動の液晶セル１０の断面形状を第１
図に示す。第１図において、ｌは上基板、２は上基板１
に形成された透明導電膜、３は下基板、４は下基板３上
に形成された複数の画素−極、５は液晶、６は封止部材
、ツは偏光板である。
図に示す。第１図において、ｌは上基板、２は上基板１
に形成された透明導電膜、３は下基板、４は下基板３上
に形成された複数の画素−極、５は液晶、６は封止部材
、ツは偏光板である。
そして、この様な構造よりなる液晶セル１０の画素電極
４のリード線の引き回し構造は、第２図に拡大図示した
ように、画素電極４が形成される基板（この例では下基
板３）の同一平面上（Ｃおいて、画素電極４の行間また
は列間（第２図では列間）に複数の引き回しのだめのリ
ード線１１を互いに交差しないように形成しなければな
らないため、このリード線１１によって画素電極４の有
効面積が減少されることになり、とくに、画素′電極４
の数が増加すればする程、リード線１１の本数が増加す
るため、増々その傾向が大きくなる欠点を有していた。
４のリード線の引き回し構造は、第２図に拡大図示した
ように、画素電極４が形成される基板（この例では下基
板３）の同一平面上（Ｃおいて、画素電極４の行間また
は列間（第２図では列間）に複数の引き回しのだめのリ
ード線１１を互いに交差しないように形成しなければな
らないため、このリード線１１によって画素電極４の有
効面積が減少されることになり、とくに、画素′電極４
の数が増加すればする程、リード線１１の本数が増加す
るため、増々その傾向が大きくなる欠点を有していた。
そこで、このリードｄｌｌの引き回しにより占められる
画素電極４の有効面積の低下を改善するために、上基板
の内面にストライプ状の透明電極を形成す、るとともに
、下基板の内面にも上基板のストライプ状の透明電極と
直交するようにストライプ状状の透明Ｋｎｆを形成し、
その各交差部分を画素電極としだ、いわゆるマ） ＩＪ
クス構造のマルチ駆動方式のものや、一対の基板のうち
の一方を単結晶のＳｌで構成し、このＳ１基板上へスイ
ッチング用トランジスタ回路をマトリクス状に形成した
のち、この上に画素電極を形成したスタチック駆動方式
のものが最近提案されている。
画素電極４の有効面積の低下を改善するために、上基板
の内面にストライプ状の透明電極を形成す、るとともに
、下基板の内面にも上基板のストライプ状の透明電極と
直交するようにストライプ状状の透明Ｋｎｆを形成し、
その各交差部分を画素電極としだ、いわゆるマ） ＩＪ
クス構造のマルチ駆動方式のものや、一対の基板のうち
の一方を単結晶のＳｌで構成し、このＳ１基板上へスイ
ッチング用トランジスタ回路をマトリクス状に形成した
のち、この上に画素電極を形成したスタチック駆動方式
のものが最近提案されている。
しかしながら、前者におめではマルチ駆動のためクロス
トークが発生しやすく、分割数の増大ともにこの現象は
増加の傾向にあり、また後者においては、Ｓｉ基板上に
画素電極数に対応してスイッチング用のトランジスタを
予じめ形成するため現状の工Ｃ技術によっては６インチ
とか１０インチあるいはそれ以上の大型パネル化の実現
は難困であり、まだひとつのトランジスタでも故障して
いるような場合には、その部分をセル完成後修理すると
いった手当てが困難であり、液晶セル全体を不良とせざ
るを得なくなり、歩留が悪いといった不都合を有してい
る。
トークが発生しやすく、分割数の増大ともにこの現象は
増加の傾向にあり、また後者においては、Ｓｉ基板上に
画素電極数に対応してスイッチング用のトランジスタを
予じめ形成するため現状の工Ｃ技術によっては６インチ
とか１０インチあるいはそれ以上の大型パネル化の実現
は難困であり、まだひとつのトランジスタでも故障して
いるような場合には、その部分をセル完成後修理すると
いった手当てが困難であり、液晶セル全体を不良とせざ
るを得なくなり、歩留が悪いといった不都合を有してい
る。
この発明は、係る上記の欠点に鑑みなされたもので、同
−表示面積内でのマトリックス状に配列された画素Ｋｆ
ｆｌの有効面積の向上と、大型液晶パネルを実現可能と
した画素電極のリード線の引き回し構造の提供を目的と
したものである。
−表示面積内でのマトリックス状に配列された画素Ｋｆ
ｆｌの有効面積の向上と、大型液晶パネルを実現可能と
した画素電極のリード線の引き回し構造の提供を目的と
したものである。
上記の目的を達成するだめの、この発明の要旨とすると
ころは、前掲の特許請求の範囲の欄に掲記した通りであ
る。
ころは、前掲の特許請求の範囲の欄に掲記した通りであ
る。
以下、この発明の好適な実施例を図面を参照して詳細に
説明する。
説明する。
４３図はこの発明の液晶セルの実施例を示した縦断面図
であり、第１図と同一の部分には同一の符号を付して説
明する。
であり、第１図と同一の部分には同一の符号を付して説
明する。
第３図において、１は一ト基板、２は上基板１の内面に
形成された透明導電）模、３は不透明ガラスもしくはセ
ラミックよりなる下基板、４は下基板３の内面にマトリ
クス状に形成された複数の画素成極、５はＧＨタイプの
電界効果型の液晶、６は封止部材である。符号１２はこ
の発明の要部であるスルーホールで、下基板３に画素電
極４と対応する位置に予じめ、レーザー加工機などによ
って数十ミクロンから数百ミクロンの穴径で貫通されて
おシ、導電性無機物で封止されている。そして、スルー
ホール１２の設けられた下基板３を工ｎ２ｏ３などで蒸
着することにより透明な導電膜を形成しくこの段階でス
ルーホール１２を介して下基板３の上下両面が電気的に
導通される。）その後レジストを塗布した後、露光、ハ
クリ工程、エツチング工程を経て、最終的に第３図に示
したように、下基板３の内面に画素電極４がマ） ＩＪ
ソックス状形成されると同時に、スルーボール１２を介
して反対面に１つ１つの画素電極４に対応してターミナ
ル１３が形成される。
形成された透明導電）模、３は不透明ガラスもしくはセ
ラミックよりなる下基板、４は下基板３の内面にマトリ
クス状に形成された複数の画素成極、５はＧＨタイプの
電界効果型の液晶、６は封止部材である。符号１２はこ
の発明の要部であるスルーホールで、下基板３に画素電
極４と対応する位置に予じめ、レーザー加工機などによ
って数十ミクロンから数百ミクロンの穴径で貫通されて
おシ、導電性無機物で封止されている。そして、スルー
ホール１２の設けられた下基板３を工ｎ２ｏ３などで蒸
着することにより透明な導電膜を形成しくこの段階でス
ルーホール１２を介して下基板３の上下両面が電気的に
導通される。）その後レジストを塗布した後、露光、ハ
クリ工程、エツチング工程を経て、最終的に第３図に示
したように、下基板３の内面に画素電極４がマ） ＩＪ
ソックス状形成されると同時に、スルーボール１２を介
して反対面に１つ１つの画素電極４に対応してターミナ
ル１３が形成される。
このように、基板の内面にマトリックス状に複数の画素
電極を形成し、この画素電極のリード線の引き回しとし
て、基板を貫通したスルーホールを介して反対面にター
ミナルを形成するようにしたため、第２図に示した従来
例のように、リード線１１の引き回しのためのスペース
が不要となり。
電極を形成し、この画素電極のリード線の引き回しとし
て、基板を貫通したスルーホールを介して反対面にター
ミナルを形成するようにしたため、第２図に示した従来
例のように、リード線１１の引き回しのためのスペース
が不要となり。
その分だけひとつひとつの画素電極の面積の増加あるい
は画素電極数の増加が計れる。寸だ、各画素電極に対応
してスイッチング用トランジスタを設ける場合であって
も、液晶セル完成後、外付けすることが出来るため、家
庭用テレビジョン位の大型化が可能となり、またさらに
、単位面積当りの画素電極数が増加しても、基板内での
リード線の引き回しをせずに、基板より大きな面積の補
助基板を下基板のターミナルと接合することによって、
引き回しのためのリード線の間隔を確保することが可能
となる。
は画素電極数の増加が計れる。寸だ、各画素電極に対応
してスイッチング用トランジスタを設ける場合であって
も、液晶セル完成後、外付けすることが出来るため、家
庭用テレビジョン位の大型化が可能となり、またさらに
、単位面積当りの画素電極数が増加しても、基板内での
リード線の引き回しをせずに、基板より大きな面積の補
助基板を下基板のターミナルと接合することによって、
引き回しのためのリード線の間隔を確保することが可能
となる。
以上詳細に説明したように、この発明よりなる液晶セル
によれは、同一面積における比較において画素電極の有
効面積の増加あるいは画素電極数の増加が計れ、さらに
、従来のものに比べ大きなパネルサイズでしかも画素電
極密度の向上した液晶セルが提供できる。
によれは、同一面積における比較において画素電極の有
効面積の増加あるいは画素電極数の増加が計れ、さらに
、従来のものに比べ大きなパネルサイズでしかも画素電
極密度の向上した液晶セルが提供できる。
第１図は従来の液晶セルの縦断面図、第２図は第１図に
おける画素電極のリード線引き回し状態を示す拡大平面
図、第３図はこの発明の液晶セルの縦断面図である。 １・・・上基板、 ２・・・透明導醒膜、３φ・・下
基板、 ４・・・画素電極、５ψ・・液晶、 ６・
・・封止部材、１２− ・スルーホール。 １３・・・ターミナノ喝 第１図 第 ３ 図 第 ２！ｉ！１
おける画素電極のリード線引き回し状態を示す拡大平面
図、第３図はこの発明の液晶セルの縦断面図である。 １・・・上基板、 ２・・・透明導醒膜、３φ・・下
基板、 ４・・・画素電極、５ψ・・液晶、 ６・
・・封止部材、１２− ・スルーホール。 １３・・・ターミナノ喝 第１図 第 ３ 図 第 ２！ｉ！１
Claims (1)
- 上基板と下基板とよりなる一対の基板間に液晶を封入し
た液晶セルにおいて、前記一方の基板上には複数の画素
電極が形成されているとともに、との各素電極は前記基
板に設けられた対応するスルーホールを介して反対面側
にターミナルが取られていることを特徴とする液晶セル
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779883A JPS59143126A (ja) | 1983-02-04 | 1983-02-04 | 液晶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779883A JPS59143126A (ja) | 1983-02-04 | 1983-02-04 | 液晶セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59143126A true JPS59143126A (ja) | 1984-08-16 |
Family
ID=11953726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1779883A Pending JPS59143126A (ja) | 1983-02-04 | 1983-02-04 | 液晶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0932073A1 (en) * | 1998-01-21 | 1999-07-28 | Eastman Kodak Company | Flat panel display having interconnected patternable conductive traces |
| FR2819340A1 (fr) * | 2001-01-10 | 2002-07-12 | Gemplus Card Int | Procede de raccordement electrique, module d'affichage et carte a puce obtenue selon ce procede |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4888894A (ja) * | 1972-02-22 | 1973-11-21 | ||
| JPS50159993A (ja) * | 1974-06-07 | 1975-12-24 |
-
1983
- 1983-02-04 JP JP1779883A patent/JPS59143126A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4888894A (ja) * | 1972-02-22 | 1973-11-21 | ||
| JPS50159993A (ja) * | 1974-06-07 | 1975-12-24 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0932073A1 (en) * | 1998-01-21 | 1999-07-28 | Eastman Kodak Company | Flat panel display having interconnected patternable conductive traces |
| FR2819340A1 (fr) * | 2001-01-10 | 2002-07-12 | Gemplus Card Int | Procede de raccordement electrique, module d'affichage et carte a puce obtenue selon ce procede |
| WO2002056377A3 (fr) * | 2001-01-10 | 2003-02-27 | Gemplus Card Int | Procede de raccordement electrique module d'affichage et carte a puce obtenue selon ce procede. |
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