JPS6112287B2 - - Google Patents
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- Publication number
- JPS6112287B2 JPS6112287B2 JP55183518A JP18351880A JPS6112287B2 JP S6112287 B2 JPS6112287 B2 JP S6112287B2 JP 55183518 A JP55183518 A JP 55183518A JP 18351880 A JP18351880 A JP 18351880A JP S6112287 B2 JPS6112287 B2 JP S6112287B2
- Authority
- JP
- Japan
- Prior art keywords
- operand
- instruction
- shift
- microprogram
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、ハードウエア制御による命令の前処
理ユニツト（Ｉユニツトと称す）とマイクロプロ
グラム制御による命令の実行ユニツト（Ｅユニツ
トと称す）が分離しているデータ処理装置に関
し、詳しくは、命令のデコードから命令の実行の
過程の中で、オペランド読出し機能とオペランド
シフト機能を関連させて演算器へオペランドを入
力するオペランド制御に関するものである。
理ユニツト（Ｉユニツトと称す）とマイクロプロ
グラム制御による命令の実行ユニツト（Ｅユニツ
トと称す）が分離しているデータ処理装置に関
し、詳しくは、命令のデコードから命令の実行の
過程の中で、オペランド読出し機能とオペランド
シフト機能を関連させて演算器へオペランドを入
力するオペランド制御に関するものである。
データ処理装置におけるオペランドシフト機能
の目的は、演算器への入力データに対し、演算器
が直ぐに演算を開始できる様に、入力データのバ
イト位置を揃えることにあるが、全てハードウエ
ア制御で実現すると、制御が複雑で、物量が増加
し過ぎるという難点がある。
の目的は、演算器への入力データに対し、演算器
が直ぐに演算を開始できる様に、入力データのバ
イト位置を揃えることにあるが、全てハードウエ
ア制御で実現すると、制御が複雑で、物量が増加
し過ぎるという難点がある。
本発明の目的は、データ処理装置のオペランド
シフト機能にマイクロプログラム制御を一部導入
することにより、物量を減少し、かつ、全てハー
ドウエア制御で実現した場合と同程度の性能を維
持することにある。
シフト機能にマイクロプログラム制御を一部導入
することにより、物量を減少し、かつ、全てハー
ドウエア制御で実現した場合と同程度の性能を維
持することにある。
しかして、本発明では、第２オペランドのバイ
ト位置を第１オペランドのそれに合わせるシフト
形式において、Ｉユニツトがマイクロプログラム
へ制御を渡す時、同一命令では第２オペランドの
シフト数は不変であるため、Ｉユニツトでジエネ
レートした第２オペランドのシフト数をマイクロ
プログラムが使用できるシフトカウンタへ移す。
たゞし、第２オペランドが右シフトの時は、２回
以降のシフト数は修飾する（左シフトへ設定をや
り直す）必要があるため、マイクロプログラムへ
の分岐を左シフトか右シフトかで区別し、マイク
ロプログラムによるシフト数の修飾及び第２オペ
ランドアドレスの更新を容易にする。マイクロプ
ログラムで発行する第２オペランド読出しは、シ
フトの有無にかかわらず同一マイクロ命令を使用
するが、シフトする必要があるかどうかは、Ｉユ
ニツトによるインデイケータのセツトの有無によ
り判断する。このようにして、本発明はその命令
が必要とする次アドレスからのオペランドをＩユ
ニツトから引継いでマイクロプログラムで読出す
ことを可能にしたものである。
ト位置を第１オペランドのそれに合わせるシフト
形式において、Ｉユニツトがマイクロプログラム
へ制御を渡す時、同一命令では第２オペランドの
シフト数は不変であるため、Ｉユニツトでジエネ
レートした第２オペランドのシフト数をマイクロ
プログラムが使用できるシフトカウンタへ移す。
たゞし、第２オペランドが右シフトの時は、２回
以降のシフト数は修飾する（左シフトへ設定をや
り直す）必要があるため、マイクロプログラムへ
の分岐を左シフトか右シフトかで区別し、マイク
ロプログラムによるシフト数の修飾及び第２オペ
ランドアドレスの更新を容易にする。マイクロプ
ログラムで発行する第２オペランド読出しは、シ
フトの有無にかかわらず同一マイクロ命令を使用
するが、シフトする必要があるかどうかは、Ｉユ
ニツトによるインデイケータのセツトの有無によ
り判断する。このようにして、本発明はその命令
が必要とする次アドレスからのオペランドをＩユ
ニツトから引継いでマイクロプログラムで読出す
ことを可能にしたものである。
以下、図示の実施例により本発明の内容を詳細
に説明する。
に説明する。
第１図は本発明の一実施例で、特にオペランド
のアドレス制御とシフト制御に必要な構成を示し
たものである。図において、破線で囲んだ部分以
外は、一般的なＩユニツト内のアドレス制御部で
あるが、本発明のオペランドシフト制御と密接に
関係しているので、まず、このアドレス制御部の
動作について述べる。
のアドレス制御とシフト制御に必要な構成を示し
たものである。図において、破線で囲んだ部分以
外は、一般的なＩユニツト内のアドレス制御部で
あるが、本発明のオペランドシフト制御と密接に
関係しているので、まず、このアドレス制御部の
動作について述べる。
命令レジスタ１に命令がセツトされ、Ｉユニツ
ト内で命令のデコードが開始されると、命令レジ
スタのインデツクス部、ベース部でインデツクス
値格納メモリ２、ベース値格納メモリ３（これら
のメモリは通常汎用レジスタ群で構成される）か
らインデツクス値、ベース値を読出し、これを命
令レジスタ１の変位部とアドレスアダー４で加算
し、そのオペランドアドレスをアドレスアダーラ
ツチ５へセツトする。同時に、そのオペランドア
ドレスはセレクタ２８を通してバツフアストレー
ジ制御部（BSC）へ出力する。一方、オペランド
長の長い命令については、マイクロプログラムに
引継いで後続のオペランドを読む必要があるた
め、オペランドアドレスは第１オペランドアドレ
スレジスタ７あるいは第２オペランドアドレスレ
ジスタ８へも格納される。マイクロプログラム
は、オペランド読出しが起動される都度、オペラ
ンドアドレスレジスタ７，８に格納されたアドレ
スをアドレスインクレメンタ６で加算し、次のオ
ペランド読出し要求を出すが、そのアドレスは同
様に、セレクタ２８を通してバツフアストレージ
制御部へ出力される。
ト内で命令のデコードが開始されると、命令レジ
スタのインデツクス部、ベース部でインデツクス
値格納メモリ２、ベース値格納メモリ３（これら
のメモリは通常汎用レジスタ群で構成される）か
らインデツクス値、ベース値を読出し、これを命
令レジスタ１の変位部とアドレスアダー４で加算
し、そのオペランドアドレスをアドレスアダーラ
ツチ５へセツトする。同時に、そのオペランドア
ドレスはセレクタ２８を通してバツフアストレー
ジ制御部（BSC）へ出力する。一方、オペランド
長の長い命令については、マイクロプログラムに
引継いで後続のオペランドを読む必要があるた
め、オペランドアドレスは第１オペランドアドレ
スレジスタ７あるいは第２オペランドアドレスレ
ジスタ８へも格納される。マイクロプログラム
は、オペランド読出しが起動される都度、オペラ
ンドアドレスレジスタ７，８に格納されたアドレ
スをアドレスインクレメンタ６で加算し、次のオ
ペランド読出し要求を出すが、そのアドレスは同
様に、セレクタ２８を通してバツフアストレージ
制御部へ出力される。
なお、図中の１０，１１，１２はオペランドア
ドレスバツフアで、オペランド読出しのスループ
ツトを上げるために使用される。これは、バツフ
アストレージ制御部にあるオペランドバツフアレ
ジスタの制御に関係しているものであり、オペラ
ンド読出しにおいては、必ず１０，１１，１２の
オペランドアドレスバツフアのうちの１つをサイ
クリツクに使用し、読出したオペランドをバツフ
アストレージ制御部内の同数のオペランドバツフ
アレジスタのどれに格納するかの対応を取るもの
である。詳細は省略する。
ドレスバツフアで、オペランド読出しのスループ
ツトを上げるために使用される。これは、バツフ
アストレージ制御部にあるオペランドバツフアレ
ジスタの制御に関係しているものであり、オペラ
ンド読出しにおいては、必ず１０，１１，１２の
オペランドアドレスバツフアのうちの１つをサイ
クリツクに使用し、読出したオペランドをバツフ
アストレージ制御部内の同数のオペランドバツフ
アレジスタのどれに格納するかの対応を取るもの
である。詳細は省略する。
次に本発明に係わるオペランドシフト制御につ
いて説明するが、説明を簡略化するため、第１オ
ペランドと第２オペランドの双方を必要とする
SS形式の命令を例に述べる。第２図はSS形式命
令の一般的なフオーマツトである。こゝで、命令
のベース部Ｂ１で指定された汎用レジスタのベー
ス値を変位部Ｄ１に加え、その結果で第１オペラ
ンドの最左端部のバイトのアドレスを指定する。
同様に、ベース部Ｂ２で指定された汎用レジスタ
の内容を変位部Ｄ２に加え、その結果で第２オペ
ランドのアドレスを指定する。Ｌは両オペランド
のバイト数、Ｌ１は第１オペランドのバイト数、
Ｌ２は第２オペランドのバイト数を、各々指定す
るものである。
いて説明するが、説明を簡略化するため、第１オ
ペランドと第２オペランドの双方を必要とする
SS形式の命令を例に述べる。第２図はSS形式命
令の一般的なフオーマツトである。こゝで、命令
のベース部Ｂ１で指定された汎用レジスタのベー
ス値を変位部Ｄ１に加え、その結果で第１オペラ
ンドの最左端部のバイトのアドレスを指定する。
同様に、ベース部Ｂ２で指定された汎用レジスタ
の内容を変位部Ｄ２に加え、その結果で第２オペ
ランドのアドレスを指定する。Ｌは両オペランド
のバイト数、Ｌ１は第１オペランドのバイト数、
Ｌ２は第２オペランドのバイト数を、各々指定す
るものである。
SS形式の命令のデコードは、Ｉユニツトの制
御の都合上、２回に分けてデコードされ、第１命
令、第２命令と２つの命令ステージが動作する。
第１命令のデコードでは第１オペランド読出しが
起動され、そのアドレスがアドレスアダーラツチ
５に確定すると、下位ビツトは信号線３３により
第１オペランドアドレスの下位ビツト保存用レジ
スタ２７へ格納される。この第１命令のデコード
では、オペランドのシフト動作は行わないが、一
連のオペランド読出しの制御上、オペランドシフ
トアダー１７は動作し、レジスタ２７の内容は入
力ポインタ１８で示されるＩユニツト用オペラン
ドシフトカウンタ１３，１４，１５のうちの１つ
へセツトされる。このポインタ１８はオペランド
読出しが起動される毎に１つ更新され、前記オペ
ランドアドレスバツフアレジスタ１０，１１，１
２に対しても作用する。しかし、第１命令のデコ
ード時は、命令レジスタ１の命令コード部を信号
線３１を通して入力するデコーダ９の出力信号線
３２はアクテイブとならず、シフトカウンタ１
３，１４，１５に対応して持つている有効ビツト
ラツチ２１，２２，２３は“１”とはならないた
め、この第１オペランド読出しはシフト動作は伴
わないのである。
御の都合上、２回に分けてデコードされ、第１命
令、第２命令と２つの命令ステージが動作する。
第１命令のデコードでは第１オペランド読出しが
起動され、そのアドレスがアドレスアダーラツチ
５に確定すると、下位ビツトは信号線３３により
第１オペランドアドレスの下位ビツト保存用レジ
スタ２７へ格納される。この第１命令のデコード
では、オペランドのシフト動作は行わないが、一
連のオペランド読出しの制御上、オペランドシフ
トアダー１７は動作し、レジスタ２７の内容は入
力ポインタ１８で示されるＩユニツト用オペラン
ドシフトカウンタ１３，１４，１５のうちの１つ
へセツトされる。このポインタ１８はオペランド
読出しが起動される毎に１つ更新され、前記オペ
ランドアドレスバツフアレジスタ１０，１１，１
２に対しても作用する。しかし、第１命令のデコ
ード時は、命令レジスタ１の命令コード部を信号
線３１を通して入力するデコーダ９の出力信号線
３２はアクテイブとならず、シフトカウンタ１
３，１４，１５に対応して持つている有効ビツト
ラツチ２１，２２，２３は“１”とはならないた
め、この第１オペランド読出しはシフト動作は伴
わないのである。
次に、第２命令がデコードされ、そのアドレス
がアドレスアダーラツチ５に確定すると、この第
２オペランドアドレスの下位ビツトは、同様に信
号線３３を介してオペランドシフトアダー１７へ
送られ、レジスタ２７に保存しておいた第１オペ
ランドアドレスの下位ビツトで減算され、結果
は、入力ポインタ１８（第１命令で使用した番号
の次を指している）で示されるオペランドシフト
カウンタ１３，１４，１５のうちの１つへ格納さ
れる。第２命令のデコード時には、命令デコーダ
９の出力線３２はアクテイブとなり、シフトカウ
ンタ１３，１４，１５の有効ビツトラツチ２１，
２２，２３のうち第２命令で使用したシフトカウ
ンタに対応したラツチがセツトされる。その後、
出力ポインタ２０により、第２命令でセツトした
シフトカウンタの値と対応するシフト有効ビツト
がセレクタ３０よりバツフアストレージ制御部
（BSC）へ送出され、そのオペランド読出しで
は、第２オペランドを第１オペランドのバイト位
置に揃えるべく、シフトカウンタの値だけシフト
動作を行う。この出力ポインタ２０は、オペラン
ド読出しで、オペランドをオペランドバツフアへ
格納する毎に１つ更新される。
がアドレスアダーラツチ５に確定すると、この第
２オペランドアドレスの下位ビツトは、同様に信
号線３３を介してオペランドシフトアダー１７へ
送られ、レジスタ２７に保存しておいた第１オペ
ランドアドレスの下位ビツトで減算され、結果
は、入力ポインタ１８（第１命令で使用した番号
の次を指している）で示されるオペランドシフト
カウンタ１３，１４，１５のうちの１つへ格納さ
れる。第２命令のデコード時には、命令デコーダ
９の出力線３２はアクテイブとなり、シフトカウ
ンタ１３，１４，１５の有効ビツトラツチ２１，
２２，２３のうち第２命令で使用したシフトカウ
ンタに対応したラツチがセツトされる。その後、
出力ポインタ２０により、第２命令でセツトした
シフトカウンタの値と対応するシフト有効ビツト
がセレクタ３０よりバツフアストレージ制御部
（BSC）へ送出され、そのオペランド読出しで
は、第２オペランドを第１オペランドのバイト位
置に揃えるべく、シフトカウンタの値だけシフト
動作を行う。この出力ポインタ２０は、オペラン
ド読出しで、オペランドをオペランドバツフアへ
格納する毎に１つ更新される。
第２命令のシフトカウンタのセツトと同時に、
そのシフトが左シフトか右シフトか（この判断は
オペランドシフトアダー１７のキヤリーの有無で
左右を区別する）により、結果はラツチ２４へセ
ツトされる。このラツチ２４の値は、マイクロプ
ログラムへの命令コードによる分岐時、信号線３
４を介して分岐アドレスジエネレータ２６へ反映
され、同一命令においても異なる分岐アドレスを
作成し、Ｅユニツト（EU）へ送出される。
そのシフトが左シフトか右シフトか（この判断は
オペランドシフトアダー１７のキヤリーの有無で
左右を区別する）により、結果はラツチ２４へセ
ツトされる。このラツチ２４の値は、マイクロプ
ログラムへの命令コードによる分岐時、信号線３
４を介して分岐アドレスジエネレータ２６へ反映
され、同一命令においても異なる分岐アドレスを
作成し、Ｅユニツト（EU）へ送出される。
マイクロプログラムへの分岐時、出力ポインタ
１９で示される（第２命令で使用したシフトカウ
ンタを指している）シフトカウンタと有効ビツト
ラツチの内容がセレクタ２９より出力され、マイ
クロプログラム用のオペランドシフトカウンタ１
６と有効ビツトラツチ２５へセツトされる。マイ
クロプログラムは、左シフトへ分岐した場合は、
シフトカウンタ１６はそのままとし、Ｉユニツト
が格納しておいたアドレスレジスタ７，８のオペ
ランドアドレスを更新しながらオペランド読出し
をかける。マイクロ命令は、第１オペランド読出
しと第２オペランド読出しの２通り用意されてお
り、第１オペランド読出しの時は、有効ビツトラ
ツチ２５は無条件に無視し、シフト動作は行わ
ず、第２オペランド読出しの時は、有効ビツトラ
ツチ２５を反映し、有効ビツトラツチ２５が
“１”であればシフト動作を行い、有効ビツトラ
ツチ２５が“０”であればシフト動作は行わな
い。この時、有効ビツトラツチ２５が“１”であ
る間は、出力ポインタ２０は強制的にシフトカウ
ンタ１６を指しており、マイクロプログラムの第
２オペランド読出しでは必ずシフトカウンタ１６
の値がセレクタ３０よりバツフアストレージ制御
部（BSC）へ出力される。なお、有効ビツトラツ
チ２５は、命令の終了あるいは種々の割込み発生
時“０”へリセツトされる。
１９で示される（第２命令で使用したシフトカウ
ンタを指している）シフトカウンタと有効ビツト
ラツチの内容がセレクタ２９より出力され、マイ
クロプログラム用のオペランドシフトカウンタ１
６と有効ビツトラツチ２５へセツトされる。マイ
クロプログラムは、左シフトへ分岐した場合は、
シフトカウンタ１６はそのままとし、Ｉユニツト
が格納しておいたアドレスレジスタ７，８のオペ
ランドアドレスを更新しながらオペランド読出し
をかける。マイクロ命令は、第１オペランド読出
しと第２オペランド読出しの２通り用意されてお
り、第１オペランド読出しの時は、有効ビツトラ
ツチ２５は無条件に無視し、シフト動作は行わ
ず、第２オペランド読出しの時は、有効ビツトラ
ツチ２５を反映し、有効ビツトラツチ２５が
“１”であればシフト動作を行い、有効ビツトラ
ツチ２５が“０”であればシフト動作は行わな
い。この時、有効ビツトラツチ２５が“１”であ
る間は、出力ポインタ２０は強制的にシフトカウ
ンタ１６を指しており、マイクロプログラムの第
２オペランド読出しでは必ずシフトカウンタ１６
の値がセレクタ３０よりバツフアストレージ制御
部（BSC）へ出力される。なお、有効ビツトラツ
チ２５は、命令の終了あるいは種々の割込み発生
時“０”へリセツトされる。
マイクロプログラムは、右シフトへ分岐した場
合は、シフトカウンタ１６を左シフトへ変更する
マイクロ命令を発行し、シフトカウンタ１６を修
飾する。これは、第２オペランドは同一アドレス
の残りバイトを再度読出す必要があることによ
る。これはオペランドバツフアレジスタへの格納
時の余剰バイトの処理の方式と関係してくるが、
この例では、それらのバイトは読み捨てられてい
ることによる。また、第２オペランドアドレス
は、マイクロプログラムの１回目の読出しでは更
新しない。その後の動作は、左シフトへ分岐した
場合と同じである。
合は、シフトカウンタ１６を左シフトへ変更する
マイクロ命令を発行し、シフトカウンタ１６を修
飾する。これは、第２オペランドは同一アドレス
の残りバイトを再度読出す必要があることによ
る。これはオペランドバツフアレジスタへの格納
時の余剰バイトの処理の方式と関係してくるが、
この例では、それらのバイトは読み捨てられてい
ることによる。また、第２オペランドアドレス
は、マイクロプログラムの１回目の読出しでは更
新しない。その後の動作は、左シフトへ分岐した
場合と同じである。
以上の説明から明らかな如く、本発明によれ
ば、マイクロプログラムとの少ないインターフエ
ース仕様を付加することにより、限られたハード
ウエアで、全てハードウエア制御で実現した場合
と同程度の性能を持つオペランドシフト機能の実
現が可能になる。
ば、マイクロプログラムとの少ないインターフエ
ース仕様を付加することにより、限られたハード
ウエアで、全てハードウエア制御で実現した場合
と同程度の性能を持つオペランドシフト機能の実
現が可能になる。
第１図は本発明の一実施例を示すブロツク図、
第２図はSS形式命令の一般的フオーマツトを示
す図である。 １……命令レジスタ、２……インデツクス値格
納メモリ、３……ベース値格納メモリ、４……ア
ドレスアダー、６……アドレスインクレメンタ、
９……命令デコーダ、１３〜１６……オペランド
シフトカウンタ、１７……オペランドシフトアダ
ー、１８〜２０……ポインタ、２１〜２３，２５
……有効表示ラツチ、２４……右シフトラツチ、
２６……オペコード分岐アドレスジエネレータ、
２７……退避レジスタ。
第２図はSS形式命令の一般的フオーマツトを示
す図である。 １……命令レジスタ、２……インデツクス値格
納メモリ、３……ベース値格納メモリ、４……ア
ドレスアダー、６……アドレスインクレメンタ、
９……命令デコーダ、１３〜１６……オペランド
シフトカウンタ、１７……オペランドシフトアダ
ー、１８〜２０……ポインタ、２１〜２３，２５
……有効表示ラツチ、２４……右シフトラツチ、
２６……オペコード分岐アドレスジエネレータ、
２７……退避レジスタ。
Claims (1)
- １ ハードウエア制御による命令の前処理ユニツ
トと、マイクロプログラム制御による命令の実行
ユニツトとを有しているデータ処理装置におい
て、命令の前処理ユニツトは、命令がセツトされ
て該命令のデコードが開始されると、オペランド
アドレスとオペランドシフト数を作成し、内部の
オペランド読出し制御部を起動して最初のオペラ
ンド読出しを行うとともに、オペランドシフトが
右シフトか左シフトかによつてマイクロプログラ
ムへの分岐アドレスを変える手段と、前記作成し
たシフト数をマイクロプログラムが使用できるレ
ジスタへ移す手段と、マイクロプログラムがオペ
ランド読出し要求を出した時、オペランドシフト
が必要かどうかを示すラツチをセツトする手段と
を具備し、前記命令が必要とする次アドレスから
のオペランドを該命令の前処理ユニツトから引継
いでマイクロプログラムで読出し、シフト制御す
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18351880A JPS57106958A (en) | 1980-12-24 | 1980-12-24 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18351880A JPS57106958A (en) | 1980-12-24 | 1980-12-24 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106958A JPS57106958A (en) | 1982-07-03 |
| JPS6112287B2 true JPS6112287B2 (ja) | 1986-04-07 |
Family
ID=16137240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18351880A Granted JPS57106958A (en) | 1980-12-24 | 1980-12-24 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106958A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07160496A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 制御記憶切替システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS591397Y2 (ja) * | 1975-08-08 | 1984-01-14 | 三洋電機株式会社 | マイクロモ−タ |
| JPS5253727U (ja) * | 1975-10-16 | 1977-04-18 | ||
| JPS5713499Y2 (ja) * | 1978-07-31 | 1982-03-18 |
-
1980
- 1980-12-24 JP JP18351880A patent/JPS57106958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106958A (en) | 1982-07-03 |
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