JPS61123092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61123092A JPS61123092A JP59245800A JP24580084A JPS61123092A JP S61123092 A JPS61123092 A JP S61123092A JP 59245800 A JP59245800 A JP 59245800A JP 24580084 A JP24580084 A JP 24580084A JP S61123092 A JPS61123092 A JP S61123092A
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- Japan
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- word
- lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、セルアレイを複数ブロックに分割した半導体
記憶装置に関する。
記憶装置に関する。
半導体記憶装置は多数のワード線とそれに直交する多数
のビット線の各交点にメモリセルを配置してなり、ワー
ド線とビット線を選択しその交点のメモリセルにデータ
書込み又は読取りするという方式をとる（ＲＡＭつまり
ランダムアクセスメモリの場合）。ダイナミック型の場
合メモリセルは１トランジスタ１キヤパシタ型であるの
が普通で、またスタティック型の場合メモリセルはフリ
ップフロップで、ワード線及びビット線は各一対（２本
）からなるなどの相違はあるが、原理的には上記の如く
である。
のビット線の各交点にメモリセルを配置してなり、ワー
ド線とビット線を選択しその交点のメモリセルにデータ
書込み又は読取りするという方式をとる（ＲＡＭつまり
ランダムアクセスメモリの場合）。ダイナミック型の場
合メモリセルは１トランジスタ１キヤパシタ型であるの
が普通で、またスタティック型の場合メモリセルはフリ
ップフロップで、ワード線及びビット線は各一対（２本
）からなるなどの相違はあるが、原理的には上記の如く
である。
大容量になるとワード線及びビット線は細幅かつ多数に
なり、メモリセルは微細になる。これは相対的にワード
線及びビット線が長くなったと言える。しかし長い、多
数のワード線及びビット線を持つメモリは、ワード線及
びビット線の寄生容量がネックになって、高速動作させ
にくい、メモリセルのビット線駆動能力が不足してくる
、消費電力が多く過熱の恐れがある等の問題がある。そ
こでビット線は短く、多数にする、この場合セルアレイ
は矩形になってワード線が長くなるので、ワード線がＮ
分割されるように（ワード線方向で）セルアレイをＮ分
割する、ということが考えられている。このようにすれ
ばワード線及びビット線は共に短く、寄生容量は小にな
るから、高速動作可能であり、メモリセルのビット線駆
動能力は充分あることになる。
なり、メモリセルは微細になる。これは相対的にワード
線及びビット線が長くなったと言える。しかし長い、多
数のワード線及びビット線を持つメモリは、ワード線及
びビット線の寄生容量がネックになって、高速動作させ
にくい、メモリセルのビット線駆動能力が不足してくる
、消費電力が多く過熱の恐れがある等の問題がある。そ
こでビット線は短く、多数にする、この場合セルアレイ
は矩形になってワード線が長くなるので、ワード線がＮ
分割されるように（ワード線方向で）セルアレイをＮ分
割する、ということが考えられている。このようにすれ
ばワード線及びビット線は共に短く、寄生容量は小にな
るから、高速動作可能であり、メモリセルのビット線駆
動能力は充分あることになる。
ビット線を選択するのはコラムデコーダであり、ワード
線を選択するのはワードデコーダであるが、セルアレイ
をワード線方向でＮ分割するとワードデコーダが問題に
なる。即ち単純にはこれはワードデコーダを各セルアレ
イブロックに設げればよいが、これではＮ個のワードデ
コーダが必要になり不経済である。ワードデコーダを従
来通り１つだけとすると、ワードデコーダの出力線を各
ブロックのワード線まで走らせ、各々の間にはゲートを
挿入する必要がある。
線を選択するのはワードデコーダであるが、セルアレイ
をワード線方向でＮ分割するとワードデコーダが問題に
なる。即ち単純にはこれはワードデコーダを各セルアレ
イブロックに設げればよいが、これではＮ個のワードデ
コーダが必要になり不経済である。ワードデコーダを従
来通り１つだけとすると、ワードデコーダの出力線を各
ブロックのワード線まで走らせ、各々の間にはゲートを
挿入する必要がある。
グイナミソクＲＡＭの場合、ワード線はメモリセルのト
ランジスタのゲートを兼ねており、大きな寄生容量を持
つ。この点、上記ワードデコーダの出力線は半導体基板
の絶縁層」二を走る単なる配線であるから、長さ的には
各ブロックのワード線長の和と変らなくても寄生容量は
小で、高速動作可能になる。
ランジスタのゲートを兼ねており、大きな寄生容量を持
つ。この点、上記ワードデコーダの出力線は半導体基板
の絶縁層」二を走る単なる配線であるから、長さ的には
各ブロックのワード線長の和と変らなくても寄生容量は
小で、高速動作可能になる。
第２図はセルアレイを４分割し、これに１つのワードデ
コーダを配した例を示ず。ＣＡＯ−ＣＡ３はセルアレイ
を４分割したその各区分（ブロック）、ＷＤばワードデ
コーダである。ＷＬＯ−ＷＬ３は各ブロックのワード線
で、分割前は１本のワード線となるべきものである。Ｂ
Ｌ、ＢＬはビット線、ＳＡはセンスアンプで、本例では
フォルデッ１へビット線型とし、一対のビット線のみ点
線で示すが、勿論ビット線対はワード線と共に多数ある
。ワードデコーダＷＤは図ではワード線ＷＬＯ−ＷＬ３
を選択する部分のみ示すが、勿論セルアレイ上の全ての
ワード線を選択するものである。
コーダを配した例を示ず。ＣＡＯ−ＣＡ３はセルアレイ
を４分割したその各区分（ブロック）、ＷＤばワードデ
コーダである。ＷＬＯ−ＷＬ３は各ブロックのワード線
で、分割前は１本のワード線となるべきものである。Ｂ
Ｌ、ＢＬはビット線、ＳＡはセンスアンプで、本例では
フォルデッ１へビット線型とし、一対のビット線のみ点
線で示すが、勿論ビット線対はワード線と共に多数ある
。ワードデコーダＷＤは図ではワード線ＷＬＯ−ＷＬ３
を選択する部分のみ示すが、勿論セルアレイ上の全ての
ワード線を選択するものである。
ＷＬｉはワードデコーダＷＤのｉ番（ｉ＝ｏ、１゜２、
・・・・・・）ワード線選択用出力線で、該出力線とワ
ード線ＷＬＯ−ＷＬ３の間に選択ゲートＧｏ〜Ｇ３が挿
入される。図示しないが、他の出力線についても同様で
ある。各ブロックに沿ってビット線方向にブロック選択
線Ｎ Ｏ−Ｎ ３が走り、これらがアンドゲートＧＯ〜
Ｇ３の他方の入力になる。
・・・・・・）ワード線選択用出力線で、該出力線とワ
ード線ＷＬＯ−ＷＬ３の間に選択ゲートＧｏ〜Ｇ３が挿
入される。図示しないが、他の出力線についても同様で
ある。各ブロックに沿ってビット線方向にブロック選択
線Ｎ Ｏ−Ｎ ３が走り、これらがアンドゲートＧＯ〜
Ｇ３の他方の入力になる。
このメモリ装置ではワードデコーダが出力線ＷＬｉをＨ
（ハイ）レベルにし、またブロック選択線の１つ例えば
ＮＯがＨレベルになると、アンドゲートＧＯはＨレベル
出力を生じ、ブロックＣＡＯのワード線ＷＬＯが選択さ
れる。他のブロック選択線Ｎ１〜Ｎ３はＬ（ロー）レベ
ルであるので、アンドゲート０１〜Ｇ３の出力はＬレベ
ル、従ってワード線ＷＬＩ〜ＷＬ３は選択されない。ブ
ロック選択線Ｎ１がＨレベルになればアンドゲートＧ１
がＨレベル出力を生じ、ワード線ＷＬＩが選択される。
（ハイ）レベルにし、またブロック選択線の１つ例えば
ＮＯがＨレベルになると、アンドゲートＧＯはＨレベル
出力を生じ、ブロックＣＡＯのワード線ＷＬＯが選択さ
れる。他のブロック選択線Ｎ１〜Ｎ３はＬ（ロー）レベ
ルであるので、アンドゲート０１〜Ｇ３の出力はＬレベ
ル、従ってワード線ＷＬＩ〜ＷＬ３は選択されない。ブ
ロック選択線Ｎ１がＨレベルになればアンドゲートＧ１
がＨレベル出力を生じ、ワード線ＷＬＩが選択される。
ＮＯ’、Ｎ２．Ｎ３はＬレベルであるからＧＯ，Ｇ２．
Ｇ３の出力はＬレベルであり、Ｗ■、Ｏ，ＷＬ２．ＷＬ
３は非選択である。以下同様である。出力線ＷＬ＋の長
さはワード線ｗｒ−ｏ〜ＷＬ３の長さの和と余り変らな
いが、この出力線に付く寄生容量は小さく、高速動作が
可能である。
Ｇ３の出力はＬレベルであり、Ｗ■、Ｏ，ＷＬ２．ＷＬ
３は非選択である。以下同様である。出力線ＷＬ＋の長
さはワード線ｗｒ−ｏ〜ＷＬ３の長さの和と余り変らな
いが、この出力線に付く寄生容量は小さく、高速動作が
可能である。
またセルアクセス時に動作するのは当該セルが存在する
１つのブロックのみで、他のブロックは動作しないから
消費電力も少ない。
１つのブロックのみで、他のブロックは動作しないから
消費電力も少ない。
しかしながらこの第２図の方式ではワード線と同数の出
力線ＷＬｉを必要とし、該出力線の許容密度がメモリの
集積度を決めることになる恐れがある。一般にワード線
は多結晶シリコンで作られ、第１層配線となるので、次
の第２Ｎ配線はそれ以外のアルミニウムなどで作られる
。そして上層配線はど、下地の凹凸が激しいので微細パ
ターンは形成しにく＼、断線の恐れも高い。従って多数
の出力線ＷＬ＋を使用することは、歩留りの点からも問
題である。またワードデコーダは、ワードアドレス信号
伝送用の多数（２５６本のワード線なら８本）の信号線
、多数のアドレスピッ１−を入力されてそれらが全てＬ
レベルのときＨレベルを出力するノアゲートなどからな
り、大回路になるが、これらはワード線ピッチで配列し
なげればならない。ワード線ピッチより大にすることが
できれば、ツー１ζデコーダのレイアウトは非常に容易
になる。
力線ＷＬｉを必要とし、該出力線の許容密度がメモリの
集積度を決めることになる恐れがある。一般にワード線
は多結晶シリコンで作られ、第１層配線となるので、次
の第２Ｎ配線はそれ以外のアルミニウムなどで作られる
。そして上層配線はど、下地の凹凸が激しいので微細パ
ターンは形成しにく＼、断線の恐れも高い。従って多数
の出力線ＷＬ＋を使用することは、歩留りの点からも問
題である。またワードデコーダは、ワードアドレス信号
伝送用の多数（２５６本のワード線なら８本）の信号線
、多数のアドレスピッ１−を入力されてそれらが全てＬ
レベルのときＨレベルを出力するノアゲートなどからな
り、大回路になるが、これらはワード線ピッチで配列し
なげればならない。ワード線ピッチより大にすることが
できれば、ツー１ζデコーダのレイアウトは非常に容易
になる。
本発明はか−る点に鑑みてなされたもので、ワード線数
（セルアレイの行数）より出力線数を少数にすることが
できて、歩留り及び簗積度向上、レイアウトの容易化を
図ることができるようにしようとするものである。
（セルアレイの行数）より出力線数を少数にすることが
できて、歩留り及び簗積度向上、レイアウトの容易化を
図ることができるようにしようとするものである。
本発明は、セルアレイをワード線方向で複数ブロックに
分割した半導体記憶装置において、各セルアレイブロッ
クに、ビット線と略平行な方向に延びる複数の選択線を
設け、ワードデコーダの出力線をセルアレイのワード線
と略平行にセルアレイブロックを横断して配設し、各セ
ルアレイブロックのワード線と前記出力線との間に前記
選択線で開閉されるゲート回路を設けたことを特徴とす
るものである。
分割した半導体記憶装置において、各セルアレイブロッ
クに、ビット線と略平行な方向に延びる複数の選択線を
設け、ワードデコーダの出力線をセルアレイのワード線
と略平行にセルアレイブロックを横断して配設し、各セ
ルアレイブロックのワード線と前記出力線との間に前記
選択線で開閉されるゲート回路を設けたことを特徴とす
るものである。
第１図で説明すると、この図もセルアレイを４分割した
例を示し、第２図と同じ部分には間し符号が付しである
。第２図と対比すれば明らかなように第１図では選択線
ＮＯ′〜Ｎ３’を増設し、ブロック選択と共に、一対の
ワード線ＷＬＯ〜ＷＩ、３とｗ ｒ−ｏ ′ 〜Ｗ１．
．３′のいずれを選ぶかの選択も可能なようにしている
。即ちワード゛デコーダＷＤが出力線ＷＬｉをＨレベル
にしたとして、選択線ＮＯをＨレベルにすればアントゲ
−１・Ｇ ＯがＨレベル出力を生してワード線ＷＬＯが
選択され、代りに選択線ＮＯ′をＨレベルにずればアン
ドゲートＧＯ′がＨレベル出力を生じてワード線ＷＩ。
例を示し、第２図と同じ部分には間し符号が付しである
。第２図と対比すれば明らかなように第１図では選択線
ＮＯ′〜Ｎ３’を増設し、ブロック選択と共に、一対の
ワード線ＷＬＯ〜ＷＩ、３とｗ ｒ−ｏ ′ 〜Ｗ１．
．３′のいずれを選ぶかの選択も可能なようにしている
。即ちワード゛デコーダＷＤが出力線ＷＬｉをＨレベル
にしたとして、選択線ＮＯをＨレベルにすればアントゲ
−１・Ｇ ＯがＨレベル出力を生してワード線ＷＬＯが
選択され、代りに選択線ＮＯ′をＨレベルにずればアン
ドゲートＧＯ′がＨレベル出力を生じてワード線ＷＩ。
Ｏ′が選択される。他のワード線ＷＬＩ、ＷＬ１′・・
・・・・についても同様である。こうして本回路によれ
ば１出力線で２ワード線を選択でき、出力線数はワード
線数に比べて半減することができ、ワードデコーダのノ
アゲートなどもワード線数の半分でよい。
・・・・についても同様である。こうして本回路によれ
ば１出力線で２ワード線を選択でき、出力線数はワード
線数に比べて半減することができ、ワードデコーダのノ
アゲートなどもワード線数の半分でよい。
この回路ではワードデコーダの１出力線が２ワード線に
対応するから、ワードアドレスの最下位ビットを除く残
りをワードデコーダＷＤに加え、最下位ビットで選択線
Ｎｏ、Ｎｏ’ （Ｎｌ、Ｎｌ′なども同様）のいずれ
かを選択させるとよく、このようにすればＷＬＯ，ＷＬ
Ｏ’ は隣接（一方がｉ番なら他方はｉ千１番）ワード
線になる。
対応するから、ワードアドレスの最下位ビットを除く残
りをワードデコーダＷＤに加え、最下位ビットで選択線
Ｎｏ、Ｎｏ’ （Ｎｌ、Ｎｌ′なども同様）のいずれ
かを選択させるとよく、このようにすればＷＬＯ，ＷＬ
Ｏ’ は隣接（一方がｉ番なら他方はｉ千１番）ワード
線になる。
第３図は選択ゲート部などを詳細に示す図である。ｊ巽
択ゲートＧＯはＭＯ３＋−ランシスタＱｌ。
択ゲートＧＯはＭＯ３＋−ランシスタＱｌ。
Ｑ３からなり、選択ゲートＧＯ’ はＭＯＳとランジス
タＱ２．Ｑ４からなる。トランジスタＱｌ。
タＱ２．Ｑ４からなる。トランジスタＱｌ。
Ｑ２のゲートには電源電圧Ｖｃｃが与えられている。
これらはブートストランプ効果を生じるさせるために設
けられる。ＭＯ３＋−ランジスタＱ５．に１６はワード
線ＷＬＯ，ＷＬＯ’を非選択時はＶｓｓ（グランド）に
クランプするものであり、ゲートは選択線Ｎｏ、Ｎｏ’
の信号反転信号が加えられる制御線Ｎｏ、Ｎｏ’に接続
される。ＭＯ３＋−ランジスタＱ８〜ＱＩＯからなる回
路ＣＬもクランプ用である。
けられる。ＭＯ３＋−ランジスタＱ５．に１６はワード
線ＷＬＯ，ＷＬＯ’を非選択時はＶｓｓ（グランド）に
クランプするものであり、ゲートは選択線Ｎｏ、Ｎｏ’
の信号反転信号が加えられる制御線Ｎｏ、Ｎｏ’に接続
される。ＭＯ３＋−ランジスタＱ８〜ＱＩＯからなる回
路ＣＬもクランプ用である。
この回路の動作を、第４図の波形図を参照しながら説明
するに、ワード線選択が行なわれる前はクロックφはＨ
であり、従ってトランジスタＱ８はオン、出力線ＷＬｉ
がＨならトランジスタＱ９がオン、ＱＩＯはオフ、クラ
ンプ解除となるが、出力線ＷＬｉがＬならＱ９オフ、Ｑ
ＩＯオン、ＷＬｉはＶｓｓにクランプとなる。ワード線
選択に入るとクロック７が立下り、ｌ・ランジスタＱ８
はオフ、回路ＣＬによるクランプは解除となる。ワード
線選択前は選択線ＮＯ，ＮＯ′はＨであり、従ってトラ
ンジスタＱ３．Ｑ４のデー１−ノードＮ０１、ＮＯＩ’
はＨレベル（但し１−ランジスクＱｌ。
するに、ワード線選択が行なわれる前はクロックφはＨ
であり、従ってトランジスタＱ８はオン、出力線ＷＬｉ
がＨならトランジスタＱ９がオン、ＱＩＯはオフ、クラ
ンプ解除となるが、出力線ＷＬｉがＬならＱ９オフ、Ｑ
ＩＯオン、ＷＬｉはＶｓｓにクランプとなる。ワード線
選択に入るとクロック７が立下り、ｌ・ランジスタＱ８
はオフ、回路ＣＬによるクランプは解除となる。ワード
線選択前は選択線ＮＯ，ＮＯ′はＨであり、従ってトラ
ンジスタＱ３．Ｑ４のデー１−ノードＮ０１、ＮＯＩ’
はＨレベル（但し１−ランジスクＱｌ。
Ｑ２のＨｔｈだけ低い）である。今選択線Ｎｏを選択し
たとすると、これは他方の選択線ＮＯ′をＬレベルへ落
とすことにより行なわれる。ＮＯ′の立下りに伴なって
トランジスタＱ４のゲートノードＮＯｌ’ も立下る。
たとすると、これは他方の選択線ＮＯ′をＬレベルへ落
とすことにより行なわれる。ＮＯ′の立下りに伴なって
トランジスタＱ４のゲートノードＮＯｌ’ も立下る。
次いでワードデコーダＷＤが出力線ＷＬｉをＨレベルに
立上げると、ブーストランプ効果でノードＮＯＩは電源
電圧Ｖｃｃ以上に突き上げられ、ワード線ＷＬＯは出力
線ＷＬｉの電位（Ｖ ’ｃｃ）まで上昇する。即ち該ワ
ード線ＷＬＯが選択される。また出力線ＷＬｉがＨにな
るとトランジスタＱ９がオンになり、ノードＮＯ３はＬ
レベルになる。第３図ではセルアレイブロックＣＡＯの
み示すが、他のブロックＣＡＩ〜ＣＡ３についても同様
である。
立上げると、ブーストランプ効果でノードＮＯＩは電源
電圧Ｖｃｃ以上に突き上げられ、ワード線ＷＬＯは出力
線ＷＬｉの電位（Ｖ ’ｃｃ）まで上昇する。即ち該ワ
ード線ＷＬＯが選択される。また出力線ＷＬｉがＨにな
るとトランジスタＱ９がオンになり、ノードＮＯ３はＬ
レベルになる。第３図ではセルアレイブロックＣＡＯの
み示すが、他のブロックＣＡＩ〜ＣＡ３についても同様
である。
選択線ＮＯ，ＮＯ’をｎ本（ｎは４．８等）にして１本
の出力線ＷＬｉでｎ本のワード線を選択させるようにし
てもよく、ｎが大になる程ワードデコーダＷＤの一層の
簡素化が図れる。この場合の出力線選択信号は前記例に
従えばワードアドレスの２ｍ＝ｎなる下位ｍビットとす
る。セルアレイも４分割でなく、８分割など適宜増減で
きる。
の出力線ＷＬｉでｎ本のワード線を選択させるようにし
てもよく、ｎが大になる程ワードデコーダＷＤの一層の
簡素化が図れる。この場合の出力線選択信号は前記例に
従えばワードアドレスの２ｍ＝ｎなる下位ｍビットとす
る。セルアレイも４分割でなく、８分割など適宜増減で
きる。
以上説明したように本発明によればワード線数より少な
いワードデコーダ出力線数、簡単な構成のワードデコー
ダで、分割されたセルアレイのワード線を選択でき、歩
留り向上、レイアウト容易化などの点で極めて有効であ
る。選択線Ｎｏ、ＮＯ′、・・・・・・が増えるが、こ
れによる所要面積の増加はチップ全体からみると僅小で
ある。
いワードデコーダ出力線数、簡単な構成のワードデコー
ダで、分割されたセルアレイのワード線を選択でき、歩
留り向上、レイアウト容易化などの点で極めて有効であ
る。選択線Ｎｏ、ＮＯ′、・・・・・・が増えるが、こ
れによる所要面積の増加はチップ全体からみると僅小で
ある。
第１図は本発明の実施例を示す説明図、第２図はセルア
レイ分割型メモリの構成を示す説明図、第３図は第１図
の要部詳細を示す説明図、第４図は第３図の動作説明用
の波形図である。 図面テ、ＣＡＯ，ＣＡＩ、・・・・・・はセルアレイブ
ロック、ＢＬ、ＢＬはビット線、Ｎｏ、Ｎｏ’ 。 ・・・・・・は選択線、ＷＤはワードデコーダ、ＷＬｉ
は出力線、ＷＬＯ，ＷＬＯ’ 、・・・・・・はワード
線、ＧＯ，Ｇｏ′、 ・・・・・・はゲート回路であ
る。
レイ分割型メモリの構成を示す説明図、第３図は第１図
の要部詳細を示す説明図、第４図は第３図の動作説明用
の波形図である。 図面テ、ＣＡＯ，ＣＡＩ、・・・・・・はセルアレイブ
ロック、ＢＬ、ＢＬはビット線、Ｎｏ、Ｎｏ’ 。 ・・・・・・は選択線、ＷＤはワードデコーダ、ＷＬｉ
は出力線、ＷＬＯ，ＷＬＯ’ 、・・・・・・はワード
線、ＧＯ，Ｇｏ′、 ・・・・・・はゲート回路であ
る。
Claims (2)
- （１）セルアレイをワード線方向で複数ブロックに分割
し、 各セルアレイブロックに、ビット線と略平行な方向に延
びる複数の選択線を設け、ワードデコーダの出力線をセ
ルアレイのワード線と略平行にセルアレイブロックを横
断して配設し、各セルアレイブロックのワード線と前記
出力線との間に前記選択線で開閉されるゲート回路を設
けたことを特徴とする半導体記憶装置。 - （２）選択線は各セルアレイブロックにｎ本設けられ、
ワードデコーダの出力線はセルアレイブロックのｎ本の
ワード線に１本の割合で設けられることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245800A JPS61123092A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| US06/798,785 US4758993A (en) | 1984-11-19 | 1985-11-18 | Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays |
| DE8585114695T DE3585773D1 (de) | 1984-11-19 | 1985-11-19 | Auf einem halbleitersubstrat formierter ram, mit einer in submatrizen unterteilten speichermatrix. |
| EP85114695A EP0182353B1 (en) | 1984-11-19 | 1985-11-19 | Random access memory device formed on a semiconductor substrate having an array of memory cells divided in sub-arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245800A JPS61123092A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123092A true JPS61123092A (ja) | 1986-06-10 |
Family
ID=17139021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245800A Pending JPS61123092A (ja) | 1984-11-19 | 1984-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123092A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
| US4961164A (en) * | 1987-03-16 | 1990-10-02 | Hitachi, Ltd. | Semiconductor memory device with dual selection circuitry including CMOS and bipolar transistors |
| JPH087568A (ja) * | 1994-06-27 | 1996-01-12 | Nec Corp | ダイナミックｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972698A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1984
- 1984-11-20 JP JP59245800A patent/JPS61123092A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972698A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961164A (en) * | 1987-03-16 | 1990-10-02 | Hitachi, Ltd. | Semiconductor memory device with dual selection circuitry including CMOS and bipolar transistors |
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH087568A (ja) * | 1994-06-27 | 1996-01-12 | Nec Corp | ダイナミックｒａｍ |
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