JPH087568A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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- JPH087568A JPH087568A JP6144286A JP14428694A JPH087568A JP H087568 A JPH087568 A JP H087568A JP 6144286 A JP6144286 A JP 6144286A JP 14428694 A JP14428694 A JP 14428694A JP H087568 A JPH087568 A JP H087568A
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Abstract
(57)【要約】
【目的】行選択速度を速めて動作の高速化をはかる。
【構成】外部からの行アドレス信号ＡＤｒ１の指定アド
レスを起点に、クロック信号ＣＬＫに同期して所定の順
序で順次更新されるアドレス指定の内部発生アドレス信
号ＩＧＡＤ１を出力する行アドレス発生回路６を設け
る。アドレスバッファ回路２を、所定モード時には内部
発生アドレス信号ＩＧＡＤ１を内部行アドレス信号ＩＡ
Ｄ１として行デコーダ４に供給する回路とする。 【効果】１回だけの外部からの行アドレス信号の取込み
で複数行の連続選択が可能となり行選択速度が速くな
る。
レスを起点に、クロック信号ＣＬＫに同期して所定の順
序で順次更新されるアドレス指定の内部発生アドレス信
号ＩＧＡＤ１を出力する行アドレス発生回路６を設け
る。アドレスバッファ回路２を、所定モード時には内部
発生アドレス信号ＩＧＡＤ１を内部行アドレス信号ＩＡ
Ｄ１として行デコーダ４に供給する回路とする。 【効果】１回だけの外部からの行アドレス信号の取込み
で複数行の連続選択が可能となり行選択速度が速くな
る。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭに関
し、特に高速アクセスモードを備えたダイナミックＲＡ
Ｍに関する。
し、特に高速アクセスモードを備えたダイナミックＲＡ
Ｍに関する。
【０００２】
【従来の技術】高速動作が要求されるダイナミックＲＡ
Ｍの多くは、ページモード，ニブルモード，スタティッ
クコラムモード，シリアルモードなどの高速アクセスモ
ードを備えている。これらの高速アクセスモードは、同
一の行アドレスのもとで、列アドレスのみを順次切換え
ることにより複数のセンス増幅器に存在しているデータ
を順次連続して読出し（又は書込み）、高速動作を得る
ものである。
Ｍの多くは、ページモード，ニブルモード，スタティッ
クコラムモード，シリアルモードなどの高速アクセスモ
ードを備えている。これらの高速アクセスモードは、同
一の行アドレスのもとで、列アドレスのみを順次切換え
ることにより複数のセンス増幅器に存在しているデータ
を順次連続して読出し（又は書込み）、高速動作を得る
ものである。
【０００３】従来のこの種の一般的なダイナミックＲＡ
Ｍの一例（第１の例）を図７に示す。
Ｍの一例（第１の例）を図７に示す。
【０００４】このダイナミックＲＡＭは、行方向，列方
向にマトリクス状に配置された複数のメモリセル（Ｍ１
１，Ｍ１２，…，Ｍ２１，Ｍ２２，…、以下Ｍ１１〜Ｍ
２２，…と表示する）、これら複数のメモリセル（Ｍ１
１〜Ｍ２２，…）の各行それぞれと対応して設けられ選
択レベルのとき対応する行のメモリセルを選択状態とす
る複数のワード線（ＷＬ１，ＷＬ２，…）、並びに複数
のメモリセル（Ｍ１１〜Ｍ２２，…）の各列それぞれと
対応して設けられ対応する列の選択状態のメモリセルの
読出しデータ及びこのメモリセルへの書込み用のデータ
の伝達を行う複数本のビット線（ＢＬ１，ＢＬ２，…）
を備えたメモリセルアレイ１ｘと、チップ活性化信号Ｃ
Ｅｂの活性化レベル（低レベル）に応答して外部からの
行アドレス信号ＡＤｒを取込み内部行アドレス信号ＩＡ
Ｄを出力するアドレスバッファ回路２ｘと、内部行アド
レス信号ＩＡＤに従って複数本のワード線（ＷＬ１，Ｗ
Ｌ２，…）のうちの１本を選択レベルとする行デコーダ
４ｘと、ビット線（ＢＬ１，ＢＬ２，…）に読出された
データを増幅して対応するデータ線（ＤＬ１，ＤＬ２，
…）に伝達し、これらデータ線（ＤＬ１，ＤＬ２，…）
の書込み用のデータを対応するビット線（ＢＬ１，ＢＬ
２，…）に伝達するセンス増幅器（ＳＡ１，ＳＡ２，
…）とを有する構成となっている。なお、この図７に
は、列選択回路は省略されている。
向にマトリクス状に配置された複数のメモリセル（Ｍ１
１，Ｍ１２，…，Ｍ２１，Ｍ２２，…、以下Ｍ１１〜Ｍ
２２，…と表示する）、これら複数のメモリセル（Ｍ１
１〜Ｍ２２，…）の各行それぞれと対応して設けられ選
択レベルのとき対応する行のメモリセルを選択状態とす
る複数のワード線（ＷＬ１，ＷＬ２，…）、並びに複数
のメモリセル（Ｍ１１〜Ｍ２２，…）の各列それぞれと
対応して設けられ対応する列の選択状態のメモリセルの
読出しデータ及びこのメモリセルへの書込み用のデータ
の伝達を行う複数本のビット線（ＢＬ１，ＢＬ２，…）
を備えたメモリセルアレイ１ｘと、チップ活性化信号Ｃ
Ｅｂの活性化レベル（低レベル）に応答して外部からの
行アドレス信号ＡＤｒを取込み内部行アドレス信号ＩＡ
Ｄを出力するアドレスバッファ回路２ｘと、内部行アド
レス信号ＩＡＤに従って複数本のワード線（ＷＬ１，Ｗ
Ｌ２，…）のうちの１本を選択レベルとする行デコーダ
４ｘと、ビット線（ＢＬ１，ＢＬ２，…）に読出された
データを増幅して対応するデータ線（ＤＬ１，ＤＬ２，
…）に伝達し、これらデータ線（ＤＬ１，ＤＬ２，…）
の書込み用のデータを対応するビット線（ＢＬ１，ＢＬ
２，…）に伝達するセンス増幅器（ＳＡ１，ＳＡ２，
…）とを有する構成となっている。なお、この図７に
は、列選択回路は省略されている。
【０００５】次にこのダイナミックＲＡＭの動作につい
て図８に示された動作タイミング図を併せて参照し説明
する。
て図８に示された動作タイミング図を併せて参照し説明
する。
【０００６】チップ活性化信号ＣＥｂ（ｂは低レベルが
活性化レベルであることを示す。以下同じ）の活性化レ
ベルに応答して、アドレスバッファ回路２ｘは外部から
の行アドレス信号ＡＤｒを取込み、これを内部行アドレ
ス信号ＩＡＤとして行デコーダ４ｘに供給する。行デコ
ーダ４ｘはこの内部行アドレス信号ＩＡＤをデコード
し、複数本のワード線（ＷＬ１，ＷＬ２，…）のうちの
１本（例えばＷＬ１）を選択レベルとする。すると、こ
の選択レベルのワード線（ＷＬ１）と接続するメモリセ
ル（Ｍ１１，Ｍ１２，…）が選択状態となり、これらメ
モリセルの記憶データがビット線（ＢＬ１，ＢＬ２，
…）に読出される。そして、これらのデータはセンス増
幅器（ＳＡ１，ＳＡ２，…）で増幅されてデータ線（Ｄ
Ｌ１，ＤＬ２，…）に伝達され、外部へ出力される。こ
のとき、通常モードなら、ビット線（ＢＬ１，ＢＬ２，
…）に読出されたデータのうちの１つのが列選択回路に
より選択されて外部へ出力され、高速アクセスモードな
ら、ビット線（ＢＬ１，ＢＬ２，…）に読出されたデー
タの所定数のデータが列選択回路等によって順次選択さ
れて連続的に外部へ出力される。
活性化レベルであることを示す。以下同じ）の活性化レ
ベルに応答して、アドレスバッファ回路２ｘは外部から
の行アドレス信号ＡＤｒを取込み、これを内部行アドレ
ス信号ＩＡＤとして行デコーダ４ｘに供給する。行デコ
ーダ４ｘはこの内部行アドレス信号ＩＡＤをデコード
し、複数本のワード線（ＷＬ１，ＷＬ２，…）のうちの
１本（例えばＷＬ１）を選択レベルとする。すると、こ
の選択レベルのワード線（ＷＬ１）と接続するメモリセ
ル（Ｍ１１，Ｍ１２，…）が選択状態となり、これらメ
モリセルの記憶データがビット線（ＢＬ１，ＢＬ２，
…）に読出される。そして、これらのデータはセンス増
幅器（ＳＡ１，ＳＡ２，…）で増幅されてデータ線（Ｄ
Ｌ１，ＤＬ２，…）に伝達され、外部へ出力される。こ
のとき、通常モードなら、ビット線（ＢＬ１，ＢＬ２，
…）に読出されたデータのうちの１つのが列選択回路に
より選択されて外部へ出力され、高速アクセスモードな
ら、ビット線（ＢＬ１，ＢＬ２，…）に読出されたデー
タの所定数のデータが列選択回路等によって順次選択さ
れて連続的に外部へ出力される。
【０００７】次の行（ワード線ＷＬ２対応）のメモリセ
ルを選択状態としその記憶データを読出すときには、チ
ップ活性化信号ＣＥｂを非活性化レベルにリセットして
改めて活性化レベルにし、同様の動作をくり返えす。
ルを選択状態としその記憶データを読出すときには、チ
ップ活性化信号ＣＥｂを非活性化レベルにリセットして
改めて活性化レベルにし、同様の動作をくり返えす。
【０００８】ダイナミックＲＡＭのメモリ容量が増大す
ると、１本のビット線と接続するメモリセルの数が増大
しビット線の長さも長くなるので、高速動作が困難とな
り、消費電力も増大する。そこでビット線，メモリセル
アレイを分割し、分割動作させる手法が採用されるよう
になった（例えば、サイエンスフォーラム社発行、ＵＬ
ＳＩ ＤＲＡＭ技術、８９〜９１頁参照）。
ると、１本のビット線と接続するメモリセルの数が増大
しビット線の長さも長くなるので、高速動作が困難とな
り、消費電力も増大する。そこでビット線，メモリセル
アレイを分割し、分割動作させる手法が採用されるよう
になった（例えば、サイエンスフォーラム社発行、ＵＬ
ＳＩ ＤＲＡＭ技術、８９〜９１頁参照）。
【０００９】更にメモリ容量が増大すると（例えば２５
６Ｍビット）、ワード線分割による分割動作の手法も採
用されている。
６Ｍビット）、ワード線分割による分割動作の手法も採
用されている。
【００１０】ワード線分割動作の手法を採用したダイナ
ミックＲＡＭの一例（第２の例）を図９に示す。
ミックＲＡＭの一例（第２の例）を図９に示す。
【００１１】このダイナミックＲＡＭは、行方向，列方
向にマトリクス状に配置された複数のメモリセル（Ｍ１
１１，Ｍ１１２，…，Ｍ１２１，Ｍ１２２，…，Ｍ２１
１，Ｍ２１２，…，Ｍ２２１，Ｍ２２２，…、以下Ｍ１
１１〜Ｍ２２２，…と表示する）、これら複数のメモリ
セル（Ｍ１１１〜２２２，…）の各行それぞれと対応し
て設けられ選択レベルのとき対応する行のメモリセルを
選択状態とする複数本のサブワード線（ＳＷＬ１１，Ｓ
ＷＬ１２，ＳＷＬ２１，ＳＷＬ２２，…、以下ＳＷＬ１
１〜ＳＷＬ２２，…と表示）、これら複数本のサブワー
ド線（ＳＷＬ１１〜ＳＷＬ２２，…）の所定数本（この
例では２本）ずつに１本の割合で対応して設けられた複
数本のメインワード線（ＭＷＬ１，ＭＷＬ２，…）、並
びに複数のメモリセルの各列それぞれと対応して設けら
れ対応する列の選択状態のメモリセルの読出しデータ及
びこのメモリセルへの書込み用のデータの伝達を行う複
数本のビット線（ＢＬ１，ＢＬ２，…）を備えたメモリ
セルアレイ１と、外部からの行アドレス信号のうちの第
１の行アドレス信号ＡＤｒ１をチップ活性化信号ＣＥｂ
の活性化レベルに応答して取込み第１の内部行アドレス
信号ＩＡＤ１として出力する第１のアドレスバッファ回
路２ａと、第１の内部行アドレス信号ＩＡＤ１をデコー
ドして複数本のメインワード線（ＭＷＬ１，ＭＷＬ２，
…）のうちの１本を選択レベルとする行デコーダ４と、
外部からの行アドレス信号のうちの第２の行アドレス信
号ＡＤｒ２をチップ活性化信号ＣＥｂの活性化レベルに
応答して取込み第２の内部行アドレス信号ＩＡＤ２とし
て出力する第２のアドレスバッファ回路３と、複数本の
メインワード線（ＭＷＬ１，ＭＷＬ２，…）それぞれの
複数本のサブワード線（ＳＷＬ１１〜ＳＷＬ２２，…）
のうちの１本を選択レベルとするためのサブワード線選
択信号ＳＷＳ１，ＳＷＳ２の１つを第２の内部行アドレ
ス信号ＩＡＤ２に従って選択レベルとして出力するサブ
ワード線選択回路５と、複数本のメインワード線（ＭＷ
Ｌ１，ＭＷＬ２，…）それぞれの複数本のサブワード線
（ＳＷＬ１１…ＳＷＬ２２，…）それぞれと対応して設
けられ対応するメインワード線の選択レベル及び対応す
るサブワード線の選択レベルを受けて対応するサブワー
ド線を選択レベルとする複数のワードドライバ回路（Ｗ
Ｄ１１，ＷＤ１２，ＷＤ２１，ＷＤ２２，…）と、ビッ
ト線（ＢＬ１，ＢＬ２，…）に読出されたデータを増幅
して対応するデータ線（ＤＬ１，ＤＬ２，…）に伝達
し、これらデータ線（ＤＬ１，ＤＬ２，…）の書込み用
のデータを対応するビット線（ＢＬ１，ＢＬ２，…）に
伝達するセンス増幅器（ＳＡ１，ＳＡ２，…）とを有す
る構成となっている。なお、この図９においても、列選
択回路は省略されている。
向にマトリクス状に配置された複数のメモリセル（Ｍ１
１１，Ｍ１１２，…，Ｍ１２１，Ｍ１２２，…，Ｍ２１
１，Ｍ２１２，…，Ｍ２２１，Ｍ２２２，…、以下Ｍ１
１１〜Ｍ２２２，…と表示する）、これら複数のメモリ
セル（Ｍ１１１〜２２２，…）の各行それぞれと対応し
て設けられ選択レベルのとき対応する行のメモリセルを
選択状態とする複数本のサブワード線（ＳＷＬ１１，Ｓ
ＷＬ１２，ＳＷＬ２１，ＳＷＬ２２，…、以下ＳＷＬ１
１〜ＳＷＬ２２，…と表示）、これら複数本のサブワー
ド線（ＳＷＬ１１〜ＳＷＬ２２，…）の所定数本（この
例では２本）ずつに１本の割合で対応して設けられた複
数本のメインワード線（ＭＷＬ１，ＭＷＬ２，…）、並
びに複数のメモリセルの各列それぞれと対応して設けら
れ対応する列の選択状態のメモリセルの読出しデータ及
びこのメモリセルへの書込み用のデータの伝達を行う複
数本のビット線（ＢＬ１，ＢＬ２，…）を備えたメモリ
セルアレイ１と、外部からの行アドレス信号のうちの第
１の行アドレス信号ＡＤｒ１をチップ活性化信号ＣＥｂ
の活性化レベルに応答して取込み第１の内部行アドレス
信号ＩＡＤ１として出力する第１のアドレスバッファ回
路２ａと、第１の内部行アドレス信号ＩＡＤ１をデコー
ドして複数本のメインワード線（ＭＷＬ１，ＭＷＬ２，
…）のうちの１本を選択レベルとする行デコーダ４と、
外部からの行アドレス信号のうちの第２の行アドレス信
号ＡＤｒ２をチップ活性化信号ＣＥｂの活性化レベルに
応答して取込み第２の内部行アドレス信号ＩＡＤ２とし
て出力する第２のアドレスバッファ回路３と、複数本の
メインワード線（ＭＷＬ１，ＭＷＬ２，…）それぞれの
複数本のサブワード線（ＳＷＬ１１〜ＳＷＬ２２，…）
のうちの１本を選択レベルとするためのサブワード線選
択信号ＳＷＳ１，ＳＷＳ２の１つを第２の内部行アドレ
ス信号ＩＡＤ２に従って選択レベルとして出力するサブ
ワード線選択回路５と、複数本のメインワード線（ＭＷ
Ｌ１，ＭＷＬ２，…）それぞれの複数本のサブワード線
（ＳＷＬ１１…ＳＷＬ２２，…）それぞれと対応して設
けられ対応するメインワード線の選択レベル及び対応す
るサブワード線の選択レベルを受けて対応するサブワー
ド線を選択レベルとする複数のワードドライバ回路（Ｗ
Ｄ１１，ＷＤ１２，ＷＤ２１，ＷＤ２２，…）と、ビッ
ト線（ＢＬ１，ＢＬ２，…）に読出されたデータを増幅
して対応するデータ線（ＤＬ１，ＤＬ２，…）に伝達
し、これらデータ線（ＤＬ１，ＤＬ２，…）の書込み用
のデータを対応するビット線（ＢＬ１，ＢＬ２，…）に
伝達するセンス増幅器（ＳＡ１，ＳＡ２，…）とを有す
る構成となっている。なお、この図９においても、列選
択回路は省略されている。
【００１２】この例では、１本のメインワード線（例え
ばＭＷＬ１）と対応して複数本のサブワード線（ＳＷＬ
１１，ＳＷＬ１２）が設けられ、これら複数本のサブワ
ード線にメモリセル（Ｍ１１１，Ｍ１１２，…，Ｍ１２
１，Ｍ１２２，…）が接続されているので、メモリ容量
が増大しても１本のサブワード線と接続するメモリセル
の数を抑えることができ、高速動作を確保することがで
きる。
ばＭＷＬ１）と対応して複数本のサブワード線（ＳＷＬ
１１，ＳＷＬ１２）が設けられ、これら複数本のサブワ
ード線にメモリセル（Ｍ１１１，Ｍ１１２，…，Ｍ１２
１，Ｍ１２２，…）が接続されているので、メモリ容量
が増大しても１本のサブワード線と接続するメモリセル
の数を抑えることができ、高速動作を確保することがで
きる。
【００１３】この例では、第１の行アドレス信号ＡＤｒ
１，内部行アドレス信号ＩＡＤ１によって複数本のメイ
ンワード線（ＭＷＬ１，ＭＷＬ２，…）のうちの１本
（例えばＭＷＬ１）が選択レベルとなり、この選択レベ
ルのメインワード線（ＭＷＬ１）と対応する複数本のサ
ブワード線（ＳＷＬ１１，ＳＷＬ１２）のうちの１本
（例えばＳＷＬ１１）が第２の行アドレス信号ＡＤｒ
２，内部行アドレス信号ＩＡＤ２によって選択レベルと
なる。そして、この選択レベルのサブワード線（ＳＷＬ
１１）と接続する複数のメモリセル（Ｍ１１１，Ｍ１１
２，…）が選択状態となり、図７に示された第１の例と
同様にこれらメモリセルに対するデータの読出し，書込
みが行なわれる。
１，内部行アドレス信号ＩＡＤ１によって複数本のメイ
ンワード線（ＭＷＬ１，ＭＷＬ２，…）のうちの１本
（例えばＭＷＬ１）が選択レベルとなり、この選択レベ
ルのメインワード線（ＭＷＬ１）と対応する複数本のサ
ブワード線（ＳＷＬ１１，ＳＷＬ１２）のうちの１本
（例えばＳＷＬ１１）が第２の行アドレス信号ＡＤｒ
２，内部行アドレス信号ＩＡＤ２によって選択レベルと
なる。そして、この選択レベルのサブワード線（ＳＷＬ
１１）と接続する複数のメモリセル（Ｍ１１１，Ｍ１１
２，…）が選択状態となり、図７に示された第１の例と
同様にこれらメモリセルに対するデータの読出し，書込
みが行なわれる。
【００１４】この例においても、次の行（例えばサブワ
ード線ＳＷＬ２１と接続するメモリセル行）のメモリセ
ル（Ｍ２１１，Ｍ２１２，…）を選択状態とするときに
は、図１０の動作タイミング図に示すように、チップ活
性化信号ＣＥｂを非選択レベルにリセットして改めて活
性化レベルにし、同様の動作をくり返えす必要がある。
ード線ＳＷＬ２１と接続するメモリセル行）のメモリセ
ル（Ｍ２１１，Ｍ２１２，…）を選択状態とするときに
は、図１０の動作タイミング図に示すように、チップ活
性化信号ＣＥｂを非選択レベルにリセットして改めて活
性化レベルにし、同様の動作をくり返えす必要がある。
【００１５】なお、これらの例において、アドレスバッ
ファ回路２ａ，２ｘ，３への外部からの行アドレス信号
ＡＤｒ，ＡＤｒ１，ＡＤｒ２の取込みはチップ活性化信
号ＣＥｂによって行っているが、行アドレスストローブ
信号ＲＡＳｂを利用する場合も多い。
ファ回路２ａ，２ｘ，３への外部からの行アドレス信号
ＡＤｒ，ＡＤｒ１，ＡＤｒ２の取込みはチップ活性化信
号ＣＥｂによって行っているが、行アドレスストローブ
信号ＲＡＳｂを利用する場合も多い。
【００１６】
【発明が解決しようとする課題】これら従来のダイナミ
ックＲＡＭは、ページモード，ニブルモード，スタティ
ックコラムモード，シリアルモードなどの高速アクセス
モードによって同一ワード線（サブワード線）と接続す
る（同一行の）複数のメモリセルのデータを連続して読
出すことができるが、ワード線（サブワード線）すなわ
ち行が切換わると、その都度チップ活性化信号（ＣＥ
ｂ）を非活性化レベルとしてリセットした後、改めてこ
れを活性化レベルとし、外部からの行アドレス信号を取
込む構成となっているので、同一ビット線と接続する
（同一列の）メモリセルであっても、また上述の高速ア
クセスモードであっても、ワード線（サブワード線），
行が変るとその都度、チップ活性化信号により外部から
の行アドレス信号を取込む必要があるので、その分動作
速度が遅くなるという問題点がある。
ックＲＡＭは、ページモード，ニブルモード，スタティ
ックコラムモード，シリアルモードなどの高速アクセス
モードによって同一ワード線（サブワード線）と接続す
る（同一行の）複数のメモリセルのデータを連続して読
出すことができるが、ワード線（サブワード線）すなわ
ち行が切換わると、その都度チップ活性化信号（ＣＥ
ｂ）を非活性化レベルとしてリセットした後、改めてこ
れを活性化レベルとし、外部からの行アドレス信号を取
込む構成となっているので、同一ビット線と接続する
（同一列の）メモリセルであっても、また上述の高速ア
クセスモードであっても、ワード線（サブワード線），
行が変るとその都度、チップ活性化信号により外部から
の行アドレス信号を取込む必要があるので、その分動作
速度が遅くなるという問題点がある。
【００１７】本発明の目的は、行選択速度を速めて高速
動作が得られるダイナミックＲＡＭを提供することにあ
る。
動作が得られるダイナミックＲＡＭを提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明のダイナミックＲ
ＡＭは、行方向，列方向にマトリクス状に配置された複
数のメモリセル、これら複数のメモリセルの各行それぞ
れに対応して設けられ選択レベルのとき対応する行のメ
モリセルを選択状態とする複数本のサブワード線、これ
ら複数本のサブワード線の所定数本ずつに１本の割合で
対応して設けられた複数本のメインワード線、並びに前
記複数のメモリセルの各列それぞれと対応して設けられ
対応する列の選択状態のメモリセルの読出しデータ及び
このメモリセルへの書込み用のデータの伝達を行う複数
本のビット線を備えたメモリセルアレイと、内部行アド
レス信号に従って前記複数本のメインワード線のうちの
１本及びこのメインワード線と対応する複数本のサブワ
ード線のうちの１本を選択レベルとする行選択回路と、
所定モード時には外部からの１つの行アドレス信号に対
応する１つの動作サイクル期間にこの行アドレス信号の
指定アドレスを起点として所定の順序で順次更新される
アドレス指定の内部発生アドレス信号を出力する行アド
レス発生部と、通常モード時には外部からの行アドレス
信号と対応する前記内部行アドレス信号を出力し前記所
定モード時には前記内部発生アドレス信号を前記内部行
アドレス信号として出力するアドレスバッファ回路とを
有している。
ＡＭは、行方向，列方向にマトリクス状に配置された複
数のメモリセル、これら複数のメモリセルの各行それぞ
れに対応して設けられ選択レベルのとき対応する行のメ
モリセルを選択状態とする複数本のサブワード線、これ
ら複数本のサブワード線の所定数本ずつに１本の割合で
対応して設けられた複数本のメインワード線、並びに前
記複数のメモリセルの各列それぞれと対応して設けられ
対応する列の選択状態のメモリセルの読出しデータ及び
このメモリセルへの書込み用のデータの伝達を行う複数
本のビット線を備えたメモリセルアレイと、内部行アド
レス信号に従って前記複数本のメインワード線のうちの
１本及びこのメインワード線と対応する複数本のサブワ
ード線のうちの１本を選択レベルとする行選択回路と、
所定モード時には外部からの１つの行アドレス信号に対
応する１つの動作サイクル期間にこの行アドレス信号の
指定アドレスを起点として所定の順序で順次更新される
アドレス指定の内部発生アドレス信号を出力する行アド
レス発生部と、通常モード時には外部からの行アドレス
信号と対応する前記内部行アドレス信号を出力し前記所
定モード時には前記内部発生アドレス信号を前記内部行
アドレス信号として出力するアドレスバッファ回路とを
有している。
【００１９】また、行選択回路が、内部行アドレス信号
のうちの第１の内部行アドレス信号に従って複数本のメ
インワード線のうちの１本を選択レベルとする行デコー
ダと、前記内部行アドレス信号のうちの第２の内部行ア
ドレス信号に従って前記選択レベルのメインワード線と
対応する複数本のサブワード線のうちの１本を選択レベ
ルとするサブワード線選択部とを含んで構成され、アド
レスバッファ回路が、通常モード時には外部からの行ア
ドレス信号のうちの第１の行アドレス信号と対応する前
記第１の内部行アドレス信号を出力し所定モード時には
内部発生アドレス信号を前記第１の内部行アドレス信号
として出力する第１のアドレスバッファ回路と、外部か
らの前記行アドレス信号のうちの第２の行アドレス信号
と対応する前記第２の内部行アドレス信号を出力する第
２のアドレスバッファ回路とを含んで構成され、行アド
レス発生部を、外部からの前記第１の行アドレス信号の
指定アドレスを起点に所定の順序で順次更新されるアド
レス指定の前記内部発生アドレス信号を出力する回路と
するか、アドレスバッファ回路が、外部からの行アドレ
ス信号のうちの第１の行アドレス信号と対応する第１の
内部行アドレス信号を出力する第１のアドレスバッファ
回路と、通常モード時には外部からの前記行アドレス信
号のうちの第２の行アドレス信号と対応する第２の内部
行アドレス信号を出力し所定モード時には内部発生アド
レス信号を前記第２の内部行アドレス信号として出力す
る第２のアドレスバッファ回路とを含んで構成され、行
アドレス発生部を、外部からの前記行アドレス信号のう
ちの第２の行アドレス信号の指定アドレスを起点に所定
の順序で順次更新されるアドレス指定の前記内部発生ア
ドレス信号を出力する回路とするか、第１のアドレスバ
ッファ回路を、所定モード時には第１の内部発生アドレ
ス信号を第１の内部行アドレス信号として出力する回路
とし、第２のアドレスバッファ回路を、所定モード時に
は第２の内部発生アドレス信号を第２の内部行アドレス
信号として出力する回路とし、行アドレス発生部を、外
部からの行アドレス信号の第１及び第２の行アドレス信
号の指定アドレスそれぞれを起点として所定の順序で順
次更新されるアドレス指定の前記第１及び第２の内部発
生アドレス信号を出力する回路として構成され、サブワ
ード線選択部が、複数本のメインワード線それぞれの複
数本のサブワード線のうちの１本を選択レベルとするた
めのサブワード線選択信号の１つを第２の内部行アドレ
ス信号に従って選択レベルとし出力するサブワード線選
択回路と、複数本のメインワード線それぞれの前記複数
本のサブワード線それぞれと対応して設けられ対応する
メインワード線の選択レベルと対応するサブワード線の
選択レベルとを受けて対応するサブワード線を選択レベ
ルとするワードドライバ回路とを含んで構成される。
のうちの第１の内部行アドレス信号に従って複数本のメ
インワード線のうちの１本を選択レベルとする行デコー
ダと、前記内部行アドレス信号のうちの第２の内部行ア
ドレス信号に従って前記選択レベルのメインワード線と
対応する複数本のサブワード線のうちの１本を選択レベ
ルとするサブワード線選択部とを含んで構成され、アド
レスバッファ回路が、通常モード時には外部からの行ア
ドレス信号のうちの第１の行アドレス信号と対応する前
記第１の内部行アドレス信号を出力し所定モード時には
内部発生アドレス信号を前記第１の内部行アドレス信号
として出力する第１のアドレスバッファ回路と、外部か
らの前記行アドレス信号のうちの第２の行アドレス信号
と対応する前記第２の内部行アドレス信号を出力する第
２のアドレスバッファ回路とを含んで構成され、行アド
レス発生部を、外部からの前記第１の行アドレス信号の
指定アドレスを起点に所定の順序で順次更新されるアド
レス指定の前記内部発生アドレス信号を出力する回路と
するか、アドレスバッファ回路が、外部からの行アドレ
ス信号のうちの第１の行アドレス信号と対応する第１の
内部行アドレス信号を出力する第１のアドレスバッファ
回路と、通常モード時には外部からの前記行アドレス信
号のうちの第２の行アドレス信号と対応する第２の内部
行アドレス信号を出力し所定モード時には内部発生アド
レス信号を前記第２の内部行アドレス信号として出力す
る第２のアドレスバッファ回路とを含んで構成され、行
アドレス発生部を、外部からの前記行アドレス信号のう
ちの第２の行アドレス信号の指定アドレスを起点に所定
の順序で順次更新されるアドレス指定の前記内部発生ア
ドレス信号を出力する回路とするか、第１のアドレスバ
ッファ回路を、所定モード時には第１の内部発生アドレ
ス信号を第１の内部行アドレス信号として出力する回路
とし、第２のアドレスバッファ回路を、所定モード時に
は第２の内部発生アドレス信号を第２の内部行アドレス
信号として出力する回路とし、行アドレス発生部を、外
部からの行アドレス信号の第１及び第２の行アドレス信
号の指定アドレスそれぞれを起点として所定の順序で順
次更新されるアドレス指定の前記第１及び第２の内部発
生アドレス信号を出力する回路として構成され、サブワ
ード線選択部が、複数本のメインワード線それぞれの複
数本のサブワード線のうちの１本を選択レベルとするた
めのサブワード線選択信号の１つを第２の内部行アドレ
ス信号に従って選択レベルとし出力するサブワード線選
択回路と、複数本のメインワード線それぞれの前記複数
本のサブワード線それぞれと対応して設けられ対応する
メインワード線の選択レベルと対応するサブワード線の
選択レベルとを受けて対応するサブワード線を選択レベ
ルとするワードドライバ回路とを含んで構成される。
【００２０】また、メモリセルアレイを、行方向，列方
向にマトリクス状に配置された複数のメモリセルと、こ
れら複数のメモリセルの各行それぞれと対応して設けら
れ選択レベルのとき対応する行のメモリセルを選択状態
とする複数のワード線と、前記複数のメモリセルの各列
それぞれと対応して設けられ対応する列の選択状態のメ
モリセルの読出しデータ及びこのメモリセルへの書込み
用のデータの伝達を行う複数本のビット線とを備えた回
路とし、行選択回路を、内部行アドレス信号に従って前
記複数本のワード線のうちの１本を選択レベルとする回
路として構成される。
向にマトリクス状に配置された複数のメモリセルと、こ
れら複数のメモリセルの各行それぞれと対応して設けら
れ選択レベルのとき対応する行のメモリセルを選択状態
とする複数のワード線と、前記複数のメモリセルの各列
それぞれと対応して設けられ対応する列の選択状態のメ
モリセルの読出しデータ及びこのメモリセルへの書込み
用のデータの伝達を行う複数本のビット線とを備えた回
路とし、行選択回路を、内部行アドレス信号に従って前
記複数本のワード線のうちの１本を選択レベルとする回
路として構成される。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２２】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２３】この実施例が図９に示された従来のダイナ
ミックＲＡＭと相違する点は、外部からの第１の行アド
レス信号ＡＤｒ１と対応する内部行アドレス信号ＭＡＤ
１を受けてこの内部行アドレス信号ＭＡＤ１の指定アド
レスを起点に、所定のクロック信号ＣＬＫ（例えばシス
テムクロック信号）に同期して所定の順序で順次更新さ
れる（例えば順次カウントアップする）アドレス指定の
内部発生アドレス信号ＩＧＡＤ１を出力する行アドレス
発生回路６を設け、第１のアドレスバッファ回路２を、
通常モード時には外部からの第１の行アドレス信号ＡＤ
ｒ１と対応する第１の内部行アドレス信号ＩＡＤ１を出
力し所定モード（例えば、高速行アクセスモード）時に
は内部発生アドレス信号ＩＧＡＤ１を第１の内部行アド
レス信号ＩＡＤ１として出力し行デコーダ４に供給する
回路とした点にある。
ミックＲＡＭと相違する点は、外部からの第１の行アド
レス信号ＡＤｒ１と対応する内部行アドレス信号ＭＡＤ
１を受けてこの内部行アドレス信号ＭＡＤ１の指定アド
レスを起点に、所定のクロック信号ＣＬＫ（例えばシス
テムクロック信号）に同期して所定の順序で順次更新さ
れる（例えば順次カウントアップする）アドレス指定の
内部発生アドレス信号ＩＧＡＤ１を出力する行アドレス
発生回路６を設け、第１のアドレスバッファ回路２を、
通常モード時には外部からの第１の行アドレス信号ＡＤ
ｒ１と対応する第１の内部行アドレス信号ＩＡＤ１を出
力し所定モード（例えば、高速行アクセスモード）時に
は内部発生アドレス信号ＩＧＡＤ１を第１の内部行アド
レス信号ＩＡＤ１として出力し行デコーダ４に供給する
回路とした点にある。
【００２４】次にこの実施例の所定モード時の動作につ
いて、図２に示された動作タイミング図を併せて参照し
説明する。
いて、図２に示された動作タイミング図を併せて参照し
説明する。
【００２５】アドレスバッファ回路２は、外部からの行
アドレス信号ＡＤｒ１をチップ活性化信号ＣＥｂの活性
化レベルに応答して取込み、内部行アドレス信号ＭＡＤ
１として行アドレス発生回路６に供給する。
アドレス信号ＡＤｒ１をチップ活性化信号ＣＥｂの活性
化レベルに応答して取込み、内部行アドレス信号ＭＡＤ
１として行アドレス発生回路６に供給する。
【００２６】行アドレス発生回路６は、クロック信号Ｃ
ＬＫに同期して、供給された内部行アドレス信号ＭＡＤ
１の指定アドレス（行アドレス信号ＡＤｒ１の指定アド
レスと同一）を起点として順次カウントアップするアド
レス指定の内部発生アドレス信号ＩＧＡＤ１を出力しア
ドレスバッファ回路２に供給する。そしてアドレスバッ
ファ回路２は、この内部発生アドレス信号ＩＧＡＤ１を
内部行アドレス信号ＩＡＤ１として行デコーダ４に供給
する。
ＬＫに同期して、供給された内部行アドレス信号ＭＡＤ
１の指定アドレス（行アドレス信号ＡＤｒ１の指定アド
レスと同一）を起点として順次カウントアップするアド
レス指定の内部発生アドレス信号ＩＧＡＤ１を出力しア
ドレスバッファ回路２に供給する。そしてアドレスバッ
ファ回路２は、この内部発生アドレス信号ＩＧＡＤ１を
内部行アドレス信号ＩＡＤ１として行デコーダ４に供給
する。
【００２７】行デコーダ４は、供給された内部行アドレ
ス信号ＩＡＤ１をデコードし、クロック信号ＣＬＫの１
発目では例えばメインワード線ＭＷＬ１を、２発目では
メインワード線ＭＷＬ２を順次選択レベルにすると共
に、その選択レベルを対応するワードドライバ回路に供
給する。
ス信号ＩＡＤ１をデコードし、クロック信号ＣＬＫの１
発目では例えばメインワード線ＭＷＬ１を、２発目では
メインワード線ＭＷＬ２を順次選択レベルにすると共
に、その選択レベルを対応するワードドライバ回路に供
給する。
【００２８】一方、アドレスバッファ回路３は、外部か
らの第２の行アドレス信号ＡＤｒ２をチップ活性化信号
ＣＥｂの活性化レベルに応答して取込み、内部行アドレ
ス信号ＩＡＤ２としてサブワード線選択回路５に供給す
る。サブワード線選択回路５は供給された内部行アドレ
ス信号ＩＡＤ２をデコードし、サブワード線選択信号Ｓ
ＷＳ１，ＳＷＳ２のうちの１つ（例えばＳＷＳ１）を選
択レベルとしてワードドライバ回路（ＷＤ１１，ＷＤ１
２，ＷＤ２１，ＷＤ２２，…）に供給する。
らの第２の行アドレス信号ＡＤｒ２をチップ活性化信号
ＣＥｂの活性化レベルに応答して取込み、内部行アドレ
ス信号ＩＡＤ２としてサブワード線選択回路５に供給す
る。サブワード線選択回路５は供給された内部行アドレ
ス信号ＩＡＤ２をデコードし、サブワード線選択信号Ｓ
ＷＳ１，ＳＷＳ２のうちの１つ（例えばＳＷＳ１）を選
択レベルとしてワードドライバ回路（ＷＤ１１，ＷＤ１
２，ＷＤ２１，ＷＤ２２，…）に供給する。
【００２９】ワードドライバ回路（ＷＤ１１，ＷＤ１
２，ＷＤ２１，ＷＤ２２，…）は、供給されるメインワ
ード線の信号及びサブワード線選択信号が同時に選択レ
ベルとなったとき、対応するサブワード線を選択レベル
とする。従って、上記の例では、クロック信号ＣＬＫの
１発目でサブワード線ＳＷＬ１１が選択レベルとなり、
２発目ではサブワード線ＳＷＬ２１が選択レベルとな
る。
２，ＷＤ２１，ＷＤ２２，…）は、供給されるメインワ
ード線の信号及びサブワード線選択信号が同時に選択レ
ベルとなったとき、対応するサブワード線を選択レベル
とする。従って、上記の例では、クロック信号ＣＬＫの
１発目でサブワード線ＳＷＬ１１が選択レベルとなり、
２発目ではサブワード線ＳＷＬ２１が選択レベルとな
る。
【００３０】こうして、同一ビット線と接続する複数の
メモリセルに対しデータの読出し，書込みを行う場合
に、外部からの行アドレス信号の取込みはその起点を定
めるための１回で済み、後続の行アドレスは行アドレス
発生回路６により自動的に発生するので、行アドレスが
変る都度チップ活性化信号ＣＥｂを非活性化レベル，活
性化レベルとして外部からの行アドレス信号を取込む従
来例に比べ、大幅に動作速度を速くすることができる。
メモリセルに対しデータの読出し，書込みを行う場合
に、外部からの行アドレス信号の取込みはその起点を定
めるための１回で済み、後続の行アドレスは行アドレス
発生回路６により自動的に発生するので、行アドレスが
変る都度チップ活性化信号ＣＥｂを非活性化レベル，活
性化レベルとして外部からの行アドレス信号を取込む従
来例に比べ、大幅に動作速度を速くすることができる。
【００３１】図３は本発明の第２の実施例を示すブロッ
ク図、図４はこの実施例の動作タイミング図である。
ク図、図４はこの実施例の動作タイミング図である。
【００３２】前述の第１の実施例では、行アドレス発生
回路６を設けて１回の外部からの行アドレス信号の取込
みにより複数のメインワード線を順次連続して選択レベ
ルとする例が示されているが、この第２の実施例では、
行アドレス発生回路６ａを設け、同様に１回の外部から
の行アドレス信号の取込みにより１本のメインワード線
と対応する複数のサブワード線を順次連続して選択レベ
ルとする例が示されている。
回路６を設けて１回の外部からの行アドレス信号の取込
みにより複数のメインワード線を順次連続して選択レベ
ルとする例が示されているが、この第２の実施例では、
行アドレス発生回路６ａを設け、同様に１回の外部から
の行アドレス信号の取込みにより１本のメインワード線
と対応する複数のサブワード線を順次連続して選択レベ
ルとする例が示されている。
【００３３】この実施例が図９に示された従来のダイナ
ミックＲＡＭを相違する点は、外部からの第２の行アド
レス信号ＡＤｒ２と対応内部行アドレス信号ＭＡＤ２を
受けてこの内部行アドレス信号ＭＡＤ２の指定アドレス
を起点にクロック信号ＣＬＫに同期して所定の順序で順
次更新されるアドレス（この実施例では２本のサブワー
ド線選択でよいので２アドレス）指定の内部アドレス信
号ＩＧＡＤ２を出力する行アドレス発生回路６ａを設
け、第２の行アドレスバッファ回路３ａを、通常モード
時には外部からの第２の行アドレス信号ＡＤｒ２を対応
する第２の内部行アドレス信号ＩＡＤ２を出力し所定モ
ード時には内部発生アドレスＩＧＡＤ２を第２の内部行
アドレス信号ＩＡＤ２として出力しサブワード線選択回
路５に供給する回路とした点にある。
ミックＲＡＭを相違する点は、外部からの第２の行アド
レス信号ＡＤｒ２と対応内部行アドレス信号ＭＡＤ２を
受けてこの内部行アドレス信号ＭＡＤ２の指定アドレス
を起点にクロック信号ＣＬＫに同期して所定の順序で順
次更新されるアドレス（この実施例では２本のサブワー
ド線選択でよいので２アドレス）指定の内部アドレス信
号ＩＧＡＤ２を出力する行アドレス発生回路６ａを設
け、第２の行アドレスバッファ回路３ａを、通常モード
時には外部からの第２の行アドレス信号ＡＤｒ２を対応
する第２の内部行アドレス信号ＩＡＤ２を出力し所定モ
ード時には内部発生アドレスＩＧＡＤ２を第２の内部行
アドレス信号ＩＡＤ２として出力しサブワード線選択回
路５に供給する回路とした点にある。
【００３４】次のこの実施例の動作について説明する。
【００３５】アドレスバッファ回路３ａは、外部からの
行アドレス信号ＡＤｒ２をチップ活性化信号ＣＥｂの活
性化レベルに応答して取込み、内部行アドレス信号ＭＡ
Ｄ２として行アドレス発生回路６ａに供給する。
行アドレス信号ＡＤｒ２をチップ活性化信号ＣＥｂの活
性化レベルに応答して取込み、内部行アドレス信号ＭＡ
Ｄ２として行アドレス発生回路６ａに供給する。
【００３６】行アドレス発生回路６ａは、クロック信号
ＣＬＫに同期して、供給された内部行アドレス信号ＭＡ
Ｄ２の指定アドレス（行アドレス信号ＡＤｒ２の指定ア
ドレスと同一）を起点とし順次更新（例えばカウントア
ップ）されるアドレス（２アドレスのみ）指定の内部発
生アドレス信号ＩＧＡＤ２を出力しアドレスバッファ回
路３ａに供給する。そしてアドレスバッファ回路３ａ
は、この内部発生アドレス信号ＩＧＡＤ２を内部行アド
レス信号ＩＡＤ２としてサブワード線選択回路５に供給
する。
ＣＬＫに同期して、供給された内部行アドレス信号ＭＡ
Ｄ２の指定アドレス（行アドレス信号ＡＤｒ２の指定ア
ドレスと同一）を起点とし順次更新（例えばカウントア
ップ）されるアドレス（２アドレスのみ）指定の内部発
生アドレス信号ＩＧＡＤ２を出力しアドレスバッファ回
路３ａに供給する。そしてアドレスバッファ回路３ａ
は、この内部発生アドレス信号ＩＧＡＤ２を内部行アド
レス信号ＩＡＤ２としてサブワード線選択回路５に供給
する。
【００３７】サブワード線選択回路５は、供給された内
部行アドレス信号ＩＡＤ２をデコードし、この内部行ア
ドレス信号ＩＡＤ２の指定アドレスに従ってサブワード
線選択信号ＳＷＳ１，ＳＷＳ２のうちの１つを順次選択
レベルとし、ワードドライバ回路（ＷＤ１１，ＷＤ１
２，ＷＤ２１，ＷＤ２２，…）に供給する。
部行アドレス信号ＩＡＤ２をデコードし、この内部行ア
ドレス信号ＩＡＤ２の指定アドレスに従ってサブワード
線選択信号ＳＷＳ１，ＳＷＳ２のうちの１つを順次選択
レベルとし、ワードドライバ回路（ＷＤ１１，ＷＤ１
２，ＷＤ２１，ＷＤ２２，…）に供給する。
【００３８】一方、アドレスバッファ回路２ａは、外部
からの第１の行アドレス信号ＡＤｒ１をチップ活性化信
号ＣＥｂの活性化レベルに応答して取込み、内部行アド
レス信号ＩＡＤ１として行デコーダ４に供給する。行デ
コーダ４は、供給された内部行アドレス信号ＩＡＤ１を
デコードし、複数本のメインワード線（ＭＷＬ１，ＭＷ
Ｌ２，…）のうちの１本（例えばＭＷＬ１）を選択レベ
ルとする。従って上記の例では、クロック信号ＣＬＫの
１発目でサブワード線ＳＷＬ１１が選択レベルとなり、
２発目でサブワード線ＳＷＬ１２が選択レベルとなる。
からの第１の行アドレス信号ＡＤｒ１をチップ活性化信
号ＣＥｂの活性化レベルに応答して取込み、内部行アド
レス信号ＩＡＤ１として行デコーダ４に供給する。行デ
コーダ４は、供給された内部行アドレス信号ＩＡＤ１を
デコードし、複数本のメインワード線（ＭＷＬ１，ＭＷ
Ｌ２，…）のうちの１本（例えばＭＷＬ１）を選択レベ
ルとする。従って上記の例では、クロック信号ＣＬＫの
１発目でサブワード線ＳＷＬ１１が選択レベルとなり、
２発目でサブワード線ＳＷＬ１２が選択レベルとなる。
【００３９】この実施例においても第１の実施例と同様
の効果が得られる。
の効果が得られる。
【００４０】図５は本発明の第３の実施例を示すブロッ
ク図、図６はこの実施例の動作タイミング図である。
ク図、図６はこの実施例の動作タイミング図である。
【００４１】この第３の実施例は、前述の第１及び第２
の実施例を１つに統合したものであり、その構成及び動
作はこれら第１及び第２の実施例と基本的には同一であ
るので、その説明は省略する。ただし、第１及び第２の
実施例では、メインワード線及びサブワード線のうちの
一方のみの自動連続選択であったのに対し、この第３の
実施例ではメインワード線及びサブリード線の両方が自
動連続選択できるので、その適用範囲が拡大されるとい
う利点がある。
の実施例を１つに統合したものであり、その構成及び動
作はこれら第１及び第２の実施例と基本的には同一であ
るので、その説明は省略する。ただし、第１及び第２の
実施例では、メインワード線及びサブワード線のうちの
一方のみの自動連続選択であったのに対し、この第３の
実施例ではメインワード線及びサブリード線の両方が自
動連続選択できるので、その適用範囲が拡大されるとい
う利点がある。
【００４２】なお、これら実施例では、ワード線がメイ
ンワード線とサブワード線とに分割されている場合につ
いて示されているが、ワード線がこのように分割されて
いない、例えば図７に示されているようなダイナミック
ＲＡＭであっても、本発明を適用することができる。
ンワード線とサブワード線とに分割されている場合につ
いて示されているが、ワード線がこのように分割されて
いない、例えば図７に示されているようなダイナミック
ＲＡＭであっても、本発明を適用することができる。
【００４３】
【発明の効果】以上説明したように本発明は、外部から
取込んだ行アドレス信号の指定アドレスを起点として順
次更新されるアドレス指定の内部行アドレス信号（内部
発生アドレス信号）を発生する行アドレス信号発生回路
を設け、この内部行アドレス信号により複数本のワード
線、すなわちメモリセルアレイの複数のメモリセル行を
順次連続して選択する構成となっているので、１回の外
部からの行アドレス信号の取込みで複数のメモリセル行
の連続選択ができるので、行指定が変る都度外部からの
行アドレス信号を取込んでいた従来例に比べ、行選択速
度を大幅に速めることができ、従って高速動作が得られ
るという効果がある。
取込んだ行アドレス信号の指定アドレスを起点として順
次更新されるアドレス指定の内部行アドレス信号（内部
発生アドレス信号）を発生する行アドレス信号発生回路
を設け、この内部行アドレス信号により複数本のワード
線、すなわちメモリセルアレイの複数のメモリセル行を
順次連続して選択する構成となっているので、１回の外
部からの行アドレス信号の取込みで複数のメモリセル行
の連続選択ができるので、行指定が変る都度外部からの
行アドレス信号を取込んでいた従来例に比べ、行選択速
度を大幅に速めることができ、従って高速動作が得られ
るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の動作タイミング図であ
る。
る。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図３に示された実施例の動作タイミング図であ
る。
る。
【図５】本発明の第３の実施例を示すブロック図であ
る。
る。
【図６】図５に示された実施例の動作タイミング図であ
る。
る。
【図７】従来のダイナミックＲＡＭの第１の例を示すブ
ロック図である。
ロック図である。
【図８】図７に示されたダイナミックＲＡＭの動作タイ
ミング図である。
ミング図である。
【図９】従来のダイナミックＲＡＭの第２の例を示すブ
ロック図である。
ロック図である。
【図１０】図９に示されたダイナミックＲＡＭの動作タ
イミング図である。
イミング図である。
１，１ｘ メモリセルアレイ ２，２ａ，２ｘ，３，３ａ アドレスバッファ回路 ４，４ｘ 行デコーダ ５ サブワード線選択回路 ６，６ａ，６ｂ 行アドレス発生回路 ＢＬ１，ＢＬ２ ビット線 ＤＬ１，ＤＬ２ データ線 Ｍ１１〜２２，Ｍ１１１〜Ｍ２２２ メモリセル ＭＷＬ１，ＭＷＬ２ メインワード線 ＳＡ１，ＳＡ２ センス増幅器 ＳＷＬ１１〜ＳＷＬ２２ サブワード線 ＷＤ１１〜ＷＤ２２ ワードドライバ回路 ＷＬ１，ＷＬ２ ワード線
Claims (6)
- 【請求項１】 行方向，列方向にマトリクス状に配置さ
れた複数のメモリセル、これら複数のメモリセルの各行
それぞれに対応して設けられ選択レベルのとき対応する
行のメモリセルを選択状態とする複数本のサブワード
線、これら複数本のサブワード線の所定数本ずつに１本
の割合で対応して設けられた複数本のメインワード線、
並びに前記複数のメモリセルの各列それぞれと対応して
設けられ対応する列の選択状態のメモリセルの読出しデ
ータ及びこのメモリセルへの書込み用のデータの伝達を
行う複数本のビット線を備えたメモリセルアレイと、内
部行アドレス信号に従って前記複数本のメインワード線
のうちの１本及びこのメインワード線と対応する複数本
のサブワード線のうちの１本を選択レベルとする行選択
回路と、所定モード時には外部からの１つの行アドレス
信号に対応する１つの動作サイクル期間にこの行アドレ
ス信号の指定アドレスを起点として所定の順序で順次更
新されるアドレス指定の内部発生アドレス信号を出力す
る行アドレス発生部と、通常モード時には外部からの行
アドレス信号と対応する前記内部行アドレス信号を出力
し前記所定モード時には前記内部発生アドレス信号を前
記内部行アドレス信号として出力するアドレスバッファ
回路とを有することを特徴とするダイナミックＲＡＭ。 - 【請求項２】 行選択回路が、内部行アドレス信号のう
ちの第１の内部行アドレス信号に従って複数本のメイン
ワード線のうちの１本を選択レベルとする行デコーダ
と、前記内部行アドレス信号のうちの第２の内部行アド
レス信号に従って前記選択レベルのメインワード線と対
応する複数本のサブワード線のうちの１本を選択レベル
とするサブワード線選択部とを含んで構成され、アドレ
スバッファ回路が、通常モード時には外部からの行アド
レス信号のうちの第１の行アドレス信号と対応する前記
第１の内部行アドレス信号を出力し所定モード時には内
部発生アドレス信号を前記第１の内部行アドレス信号と
して出力する第１のアドレスバッファ回路と、外部から
の前記行アドレス信号のうちの第２の行アドレス信号と
対応する前記第２の内部行アドレス信号を出力する第２
のアドレスバッファ回路とを含んで構成され、行アドレ
ス発生部を、外部からの前記第１の行アドレス信号の指
定アドレスを起点に所定の順序で順次更新されるアドレ
ス指定の前記内部発生アドレス信号を出力する回路とし
た請求項１記載のダイナミックＲＡＭ。 - 【請求項３】 アドレスバッファ回路が、外部からの行
アドレス信号のうちの第１の行アドレス信号と対応する
第１の内部行アドレス信号を出力する第１のアドレスバ
ッファ回路と、通常モード時には外部からの前記行アド
レス信号のうちの第２の行アドレス信号と対応する第２
の内部行アドレス信号を出力し所定モード時には内部発
生アドレス信号を前記第２の内部行アドレス信号として
出力する第２のアドレスバッファ回路とを含んで構成さ
れ、行アドレス発生部を、外部からの前記行アドレス信
号のうちの第２の行アドレス信号の指定アドレスを起点
に所定の順序で順次更新されるアドレス指定の前記内部
発生アドレス信号を出力する回路とした請求項２記載の
ダイナミックＲＡＭ。 - 【請求項４】 第１のアドレスバッファ回路を、所定モ
ード時には第１の内部発生アドレス信号を第１の内部行
アドレス信号として出力する回路とし、第２のアドレス
バッファ回路を、所定モード時には第２の内部発生アド
レス信号を第２の内部行アドレス信号として出力する回
路とし、行アドレス発生部を、外部からの行アドレス信
号の第１及び第２の行アドレス信号の指定アドレスそれ
ぞれを起点として所定の順序で順次更新されるアドレス
指定の前記第１及び第２の内部発生アドレス信号を出力
する回路とした請求項２記載のダイナミックＲＡＭ。 - 【請求項５】 サブワード線選択部が、複数本のメイン
ワード線それぞれの複数本のサブワード線のうちの１本
を選択レベルとするためのサブワード線選択信号の１つ
を第２の内部行アドレス信号に従って選択レベルとし出
力するサブワード線選択回路と、複数本のメインワード
線それぞれの前記複数本のサブワード線それぞれと対応
して設けられ対応するメインワード線の選択レベルと対
応するサブワード線の選択レベルとを受けて対応するサ
ブワード線を選択レベルとするワードドライバ回路とを
含んで構成された請求項２記載のダイナミックＲＡＭ。 - 【請求項６】 メモリセルアレイを、行方向，列方向に
マトリクス状に配置された複数のメモリセルと、これら
複数のメモリセルの各行それぞれと対応して設けられ選
択レベルのとき対応する行のメモリセルを選択状態とす
る複数のワード線と、前記複数のメモリセルの各列それ
ぞれと対応して設けられ対応する列の選択状態のメモリ
セルの読出しデータ及びこのメモリセルへの書込み用の
データの伝達を行う複数本のビット線とを備えた回路と
し、行選択回路を、内部行アドレス信号に従って前記複
数本のワード線のうちの１本を選択レベルとする回路と
した請求項１記載のダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144286A JPH087568A (ja) | 1994-06-27 | 1994-06-27 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144286A JPH087568A (ja) | 1994-06-27 | 1994-06-27 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH087568A true JPH087568A (ja) | 1996-01-12 |
Family
ID=15358544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6144286A Pending JPH087568A (ja) | 1994-06-27 | 1994-06-27 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054881A1 (en) * | 1998-04-21 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage device |
| JP2005251273A (ja) * | 2004-03-03 | 2005-09-15 | Renesas Technology Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS61123092A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS621182A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | 半導体記憶装置 |
-
1994
- 1994-06-27 JP JP6144286A patent/JPH087568A/ja active Pending
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