JPS61123170A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61123170A JPS61123170A JP59246803A JP24680384A JPS61123170A JP S61123170 A JPS61123170 A JP S61123170A JP 59246803 A JP59246803 A JP 59246803A JP 24680384 A JP24680384 A JP 24680384A JP S61123170 A JPS61123170 A JP S61123170A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- memory cell
- circuit device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置、特に相互干渉の好まし
くない複数本の信号線を有するアレイ部を備えた半導体
集積回路装置の改良に関するものである。
くない複数本の信号線を有するアレイ部を備えた半導体
集積回路装置の改良に関するものである。
以下、半導体メモリ装置を例にとって説明する。
従来から半導体メモリ装置において、一般的に用いられ
ている、読み出し回路として第２図に示すものがある。
ている、読み出し回路として第２図に示すものがある。
図において、（ｌａ）、（ｌｂ）はデータ線、（２ａ）
はワード線、（２ｂ）はダミーワード線、（３）はデー
タ線（ｌａ）Ｋ：接続きれる複数個のメモリセルのうち
の１つ、（４）はその情報蓄積容量、（５）はダミーメ
モリセル、（６）はダミーメモリセル（５）の情報蓄積
容量、（７）はセンス回路、（８）はセンス回路駆動用
信号線である。
はワード線、（２ｂ）はダミーワード線、（３）はデー
タ線（ｌａ）Ｋ：接続きれる複数個のメモリセルのうち
の１つ、（４）はその情報蓄積容量、（５）はダミーメ
モリセル、（６）はダミーメモリセル（５）の情報蓄積
容量、（７）はセンス回路、（８）はセンス回路駆動用
信号線である。
この読み出し回路の動作について、第３図に示した波形
図にもとすいて説明する。第３図において■２はワード
線（２ａ）およびダミーワード線（２ｂ）の波形、ｖ８
はセンス回路、電動用信号線（８）の波形、”ｌｘ、ｖ
Ｉｂはそれぞれデータ線（１ａＬ（ｌｂ）の波形を−示
す。
図にもとすいて説明する。第３図において■２はワード
線（２ａ）およびダミーワード線（２ｂ）の波形、ｖ８
はセンス回路、電動用信号線（８）の波形、”ｌｘ、ｖ
Ｉｂはそれぞれデータ線（１ａＬ（ｌｂ）の波形を−示
す。
まず、ワード線（２ａ）Ｔｈよびダミーワード線（２ｂ
）が低レベルから高レベルに立上がると、情報蓄状容ｔ
（４）および（６）に蓄積されていた電荷量によって
データ線（ｌａ）および（１１））にわずかの電位変化
が生じる。
）が低レベルから高レベルに立上がると、情報蓄状容ｔ
（４）および（６）に蓄積されていた電荷量によって
データ線（ｌａ）および（１１））にわずかの電位変化
が生じる。
次に、センス回路駆動用信号線（８）が筒レベルになり
、センス回路（７）が働いてデータ線（ｌａ）？（１１
））Ｋ大きな電位差が現われる。
、センス回路（７）が働いてデータ線（ｌａ）？（１１
））Ｋ大きな電位差が現われる。
上記の読み出し回路を半導体基板上（構成する方法とし
て例えば第４図に示すものがある。第４図のｖ−Ｙ面の
断面構造を第５図に示す。図において（ｌａ）、（ｌｂ
）はデータ線、（２）はワード線、（９）は情報蓄積容
量の一方の電極である。
て例えば第４図に示すものがある。第４図のｖ−Ｙ面の
断面構造を第５図に示す。図において（ｌａ）、（ｌｂ
）はデータ線、（２）はワード線、（９）は情報蓄積容
量の一方の電極である。
以上のような読み出し回路を備えた半導体メモリ装置の
構成法として例えば第６図に示すものがある０図におい
て、ｆｉｎは複数個のメモリセルおよび読み出し回路を
含むセルアレイ部、（６）はメモリの動作を制御する周
辺回路部、（２）はセルアレイ部ａ１と周辺回路部（ロ
）との間で、データおよび信号のやりとりを行なうため
の配線群である。
構成法として例えば第６図に示すものがある０図におい
て、ｆｉｎは複数個のメモリセルおよび読み出し回路を
含むセルアレイ部、（６）はメモリの動作を制御する周
辺回路部、（２）はセルアレイ部ａ１と周辺回路部（ロ
）との間で、データおよび信号のやりとりを行なうため
の配線群である。
上記の半導体メモリ装置の断面構造として従来、第７図
に示すものがあった。図において、（１）はセルアレイ
部のデータ線、（６）は周辺回路部の金属配線、（９）
は情報蓄積容量の一方の電極、（２）はワード線である
。データ線（１）、および周辺回路の金属配線（至）は
同一工程で形成される。
に示すものがあった。図において、（１）はセルアレイ
部のデータ線、（６）は周辺回路部の金属配線、（９）
は情報蓄積容量の一方の電極、（２）はワード線である
。データ線（１）、および周辺回路の金属配線（至）は
同一工程で形成される。
従来の半導体メモリ装置は以上のように構成されている
ので、データ線（ｌａ）、（ｌｂ）間に容量を生じるこ
とがあり、この容量の存在によって読み出し回路の動作
余裕度を小さくするなどの問題点があった。そして、こ
のような問題点は半導体集積回路装置において、複数の
互いに干渉の存在が好ましくない信号線を有するアレイ
部を含む場合にも同様に生じる。
ので、データ線（ｌａ）、（ｌｂ）間に容量を生じるこ
とがあり、この容量の存在によって読み出し回路の動作
余裕度を小さくするなどの問題点があった。そして、こ
のような問題点は半導体集積回路装置において、複数の
互いに干渉の存在が好ましくない信号線を有するアレイ
部を含む場合にも同様に生じる。
この発明は上記のような問題点を解消するためになされ
たもので、アレイ部の信号線間の干渉による動作不安定
性のない動作余裕度の大きい半導体集積回路装置を得る
ことを目的としている。
たもので、アレイ部の信号線間の干渉による動作不安定
性のない動作余裕度の大きい半導体集積回路装置を得る
ことを目的としている。
この発明に係る半導体集積回路装置は、２本以上の互い
に平行に配置した配線を有するプレイ部と、アレイ部以
外の周辺回路における配線の厚さを変え、アレイ部にお
ける配線の厚さを小さくしたものである。
に平行に配置した配線を有するプレイ部と、アレイ部以
外の周辺回路における配線の厚さを変え、アレイ部にお
ける配線の厚さを小さくしたものである。
この発明における配線厚さの縮小は、近接した配線相互
間に形成される寄生容量を小さくシ、配線相互間の干渉
を少なくする。
間に形成される寄生容量を小さくシ、配線相互間の干渉
を少なくする。
第１図はこの発明の一実施例の構成を示す断面図で、前
述の第７図の従来例と同一符号は同等部分を示し、その
説明は省略する。第１図において（ＩＡ）はこの実施例
の要点であるセルアレイのデータ線で周辺回路の金属配
線α騰と同一金属で形成されるがそれより厚さを小さく
形成される。
述の第７図の従来例と同一符号は同等部分を示し、その
説明は省略する。第１図において（ＩＡ）はこの実施例
の要点であるセルアレイのデータ線で周辺回路の金属配
線α騰と同一金属で形成されるがそれより厚さを小さく
形成される。
データ線（ＩＡ）の配線の厚さを小さくすることにより
、第５図から知られるように、隣接するデータ線相互間
の対向面積を小さくすることができ、読み出し回路の動
乍時に〉いて、データ線相互間の容量結合によって、デ
ータ線の電位変化が妨げられることのない、動作余裕度
のある回路動作が可能となる。
、第５図から知られるように、隣接するデータ線相互間
の対向面積を小さくすることができ、読み出し回路の動
乍時に〉いて、データ線相互間の容量結合によって、デ
ータ線の電位変化が妨げられることのない、動作余裕度
のある回路動作が可能となる。
また、周辺回路部においては、配線の厚さを小さくしな
いので、周辺回路部における回路動作には影響を与えな
い。
いので、周辺回路部における回路動作には影響を与えな
い。
なお、上記実施例では、セルアレイ部での金属配線がデ
ータ線でめる場合について説明したが、ワード線が金属
配線で形成されていてもよく、上記実施例と同様の効果
を奏する。
ータ線でめる場合について説明したが、ワード線が金属
配線で形成されていてもよく、上記実施例と同様の効果
を奏する。
更に、この発明はメモリアレイに限らす翌いに干渉の存
在の好ましくない複数本の信号線を有するアレイ部を有
する半導体集積回路装置に広く適用できる。
在の好ましくない複数本の信号線を有するアレイ部を有
する半導体集積回路装置に広く適用できる。
以上のように、この発明によれば、上記アレイ部での金
属配線と、周辺回路部での金属配線との厚さを変え、ア
レイ部での金属配線の厚さを小さくしたので、周辺回路
部における回路動作には影響を及ぼさずに、ア、レイ内
の動作余裕度全天きくする効果がある。
属配線と、周辺回路部での金属配線との厚さを変え、ア
レイ部での金属配線の厚さを小さくしたので、周辺回路
部における回路動作には影響を及ぼさずに、ア、レイ内
の動作余裕度全天きくする効果がある。
鱈１図はこの発明の一実施例である半導体メモリ装置の
構成を示す断面す、第２図は半導体メモリ装置に一般的
に使用される読み出し回路を示す回路図、第３図はｆ４
２図の回路動作を示した波形図、第４図は従来から半導
体メモリ装置に使用されている読み出し７回路のメモリ
セル部の構成の一例を示す平面図、第５ＦＦＪは第４図
のｖ−ｖ線での断面図、第６図は一般的な半導体メモリ
装置の構成を示すブロック図、第７図は従来の半導体メ
モリ装置の構成を示す断面図である。 図において、（ＩＡ）はアレイ部の信号線（データ線）
、（１Ｇはプレイ部、（６）はプレイ部以外の部分（
周辺回路部）、０３はアレイ部以外の部分の配線である
０ なお、各図中同一符号は同一または相当部分を示す０
構成を示す断面す、第２図は半導体メモリ装置に一般的
に使用される読み出し回路を示す回路図、第３図はｆ４
２図の回路動作を示した波形図、第４図は従来から半導
体メモリ装置に使用されている読み出し７回路のメモリ
セル部の構成の一例を示す平面図、第５ＦＦＪは第４図
のｖ−ｖ線での断面図、第６図は一般的な半導体メモリ
装置の構成を示すブロック図、第７図は従来の半導体メ
モリ装置の構成を示す断面図である。 図において、（ＩＡ）はアレイ部の信号線（データ線）
、（１Ｇはプレイ部、（６）はプレイ部以外の部分（
周辺回路部）、０３はアレイ部以外の部分の配線である
０ なお、各図中同一符号は同一または相当部分を示す０
Claims (5)
- （１）相互干渉が好ましくない複数本の信号線を有する
アレイ部を備えたものにおいて、上記アレイ部の上記信
号線の厚さを上記アレイ部以外の部分での配線の厚さよ
り小さくしたことを特徴とする半導体集積回路装置。 - （２）信号線及び配線がともに金属導体層からなること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 - （３）アレイ部がメモリセルアレイ部であることを特徴
とする特許請求の範囲第１項または第２項記載の半導体
集積回路装置。 - （４）信号線はメモリセルからの情報を読み出し、また
は上記メモリセルに情報を書き込むデータ線であること
を特徴とする特許請求の範囲第３項記載の半導体集積回
路装置。 - （５）信号線は情報を読み出しまたは書き込みを行なう
メモリセルを選択するワード線、及びダミーメモリセル
を駆動するダミーワード線であることを特徴とする特許
請求の範囲第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246803A JPS61123170A (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246803A JPS61123170A (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123170A true JPS61123170A (ja) | 1986-06-11 |
Family
ID=17153913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246803A Pending JPS61123170A (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340798B1 (en) | 1999-11-30 | 2002-01-22 | Fujitsu Limited | Printed circuit board with reduced crosstalk noise and method of forming wiring lines on a board to form such a printed circuit board |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037763A (ja) * | 1983-08-10 | 1985-02-27 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-11-19 JP JP59246803A patent/JPS61123170A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037763A (ja) * | 1983-08-10 | 1985-02-27 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340798B1 (en) | 1999-11-30 | 2002-01-22 | Fujitsu Limited | Printed circuit board with reduced crosstalk noise and method of forming wiring lines on a board to form such a printed circuit board |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0055572B1 (en) | A semiconductor memory device | |
| US5014110A (en) | Wiring structures for semiconductor memory device | |
| EP0101884A2 (en) | Monolithic semiconductor memory | |
| KR0172426B1 (ko) | 반도체 메모리장치 | |
| US6630704B2 (en) | Semiconductor device | |
| US5101377A (en) | Semiconductor memory device | |
| JPS61123170A (ja) | 半導体集積回路装置 | |
| JPS6173367A (ja) | 半導体装置 | |
| JPS596516B2 (ja) | 半導体記憶装置 | |
| JP3529751B2 (ja) | 半導体メモリ装置 | |
| JP2003332467A (ja) | 半導体装置 | |
| JPH0625015Y2 (ja) | 半導体装置 | |
| JPH0582746A (ja) | 半導体記憶装置 | |
| JPH01173749A (ja) | 半導体記憶装置 | |
| US4984199A (en) | Semiconductor memory cells having common contact hole | |
| JP2743459B2 (ja) | 半導体記憶装置 | |
| JPS63308371A (ja) | 半導体記憶装置 | |
| KR910003385B1 (ko) | 반도체 메모리 장치 | |
| JP2515029B2 (ja) | 半導体記憶装置 | |
| JPH03225697A (ja) | 半導体集積回路 | |
| JP2508245B2 (ja) | 半導体メモリ装置 | |
| JP2621442B2 (ja) | 半導体記憶装置 | |
| JPS61152064A (ja) | 半導体記憶装置 | |
| JPH0834300B2 (ja) | 配線構造を有する半導体記憶装置 | |
| JPS62150765A (ja) | 半導体記憶装置 |