JPS6112582B2 - - Google Patents
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- JPS6112582B2 JPS6112582B2 JP53051136A JP5113678A JPS6112582B2 JP S6112582 B2 JPS6112582 B2 JP S6112582B2 JP 53051136 A JP53051136 A JP 53051136A JP 5113678 A JP5113678 A JP 5113678A JP S6112582 B2 JPS6112582 B2 JP S6112582B2
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- Japan
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- address
- register
- ptw
- page
- page size
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- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はデータ転送装置さらに詳しくいえばア
ドレス変換について改良を加えたデータ転送装置
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transfer device, and more specifically, to a data transfer device with improved address conversion.
まず従来の、この種のデータ転送装置のアドレ
ス変換方式について説明する。 First, a conventional address conversion method for this type of data transfer device will be explained.
各記憶部は所定の大きさのページに区切られて
おり、ページの開始番地は、前もつて記憶部に格
納されたページテーブルワード（以下PTWとい
う）によつて示される。記憶部で使用する多くの
ページに対応する１群のPTWはページテーブル
を作り、この開始番地は、データ転送装置に前も
つて与えられるページテーブルポインタ（以下
PTPという）によつて示される。外部からデー
タ転送装置に仮想アドレスが与えられると、ペー
ジの大きさにもとづいて仮想アドレスの所定のビ
ツトとPTPによつて、PTWアドレスを作り、記
憶部からPTWをリードする。 Each storage section is divided into pages of a predetermined size, and the starting address of a page is indicated by a page table word (hereinafter referred to as PTW) previously stored in the storage section. A group of PTWs corresponding to many pages used in the storage unit creates a page table whose starting address is a page table pointer (hereafter
(referred to as PTP). When a virtual address is given to the data transfer device from the outside, it creates a PTW address using predetermined bits of the virtual address and PTP based on the page size, and reads the PTW from the storage unit.
次に、PTWと、仮想アドレスの所定のビツト
から、データの実アドレスを作り仮想アドレスか
ら、実アドレスへのアドレス変換を終了する。以
上のようにデータ転送装置は記憶部のページの大
きさにもとづいて仮想アドレスから実アドレスに
アドレス変換を行うので、記憶部のページの大き
さが異なる場合それに応じたアドレス変換を必要
とする。 Next, a real address of the data is created from the PTW and a predetermined bit of the virtual address, and address translation from the virtual address to the real address is completed. As described above, the data transfer device performs address conversion from a virtual address to a real address based on the size of the page in the storage section, so if the page size of the storage section differs, address conversion needs to be performed accordingly.
しかしながら、従来のこの種のデータ転送装置
の取扱えるページの大きさは１つに固定されてい
るため、ページの大きさの異なる記憶部に対して
アドレス変換できないという欠点があつた。 However, since the page size that can be handled by this type of conventional data transfer device is fixed to one, there is a drawback that address conversion cannot be performed for storage units having different page sizes.
本発明の目的は上記欠点を解決し、ページの大
きさの異なる記憶部に対してもアクセスできるよ
うにした装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks and to provide a device that can access storage units with different page sizes.
前記目的を達成するために本発明によるデータ
転送装置は複数個の記憶部に対してデータ転送を
行なうデータ転送装置において、前記各記憶部は
それぞれ異なる大きさのページを持ち、１ページ
の大きさを識別するためのページサイズ信号を格
納するページサイズレジスタと、前記ページサイ
ズレジスタからのページサイズ信号にしたがつて
アドレスを作成し、前記記憶部のうちページサイ
ズ信号対応の記憶部をアクセスする手段を設けて
構成されている。 In order to achieve the above object, a data transfer device according to the present invention is a data transfer device that transfers data to a plurality of storage units, each storage unit having pages of different sizes, and the size of one page is a page size register for storing a page size signal for identifying the page size; and means for creating an address in accordance with the page size signal from the page size register and accessing a storage section corresponding to the page size signal among the storage sections. It is configured by providing.
上記構成によれば、ページの大きさの異なる記
憶部に対してもアクセスすることができ、本発明
の目的は完全に達成できる。 According to the above configuration, it is possible to access storage units having different page sizes, and the object of the present invention can be completely achieved.
以下図面を参照して本発明によるデータ転送装
置をさらに詳しく説明する。 The data transfer device according to the present invention will be explained in more detail below with reference to the drawings.
第１図は本発明によるデータ転送装置の実施例
を示すブロツク図である。 FIG. 1 is a block diagram showing an embodiment of a data transfer device according to the present invention.
図においてPTPレジスタ１はPTWの開始番地
を示す16ビツトのレジスタ、仮想アドレスレジス
タ２は18ビツトのレジスタである。 In the figure, PTP register 1 is a 16-bit register indicating the start address of PTW, and virtual address register 2 is an 18-bit register.
ページの開始番地は15ビツトのPTWレジスタ
３により示される。ベージサイズレジスタ４はペ
ージの大きさを示す１ビツトのレジスタである。
PTWアドレスセレクタ５はページサイズレジス
タ４が１かまたは零の値をとるかによつて、
PTWアドレス形成のため、PTPレジスタ１と仮
想アドレスレジスタ２のビツト構成を選択する24
ビツト長のセレクタである。データアドレスセレ
クタ６はページサイズレジスタ４が１かまたは零
の値をとるかによりデータの実アドレスの形成の
ため、仮想アドレスレジスタ２とPTWレジスタ
３のビツト構成を選択する24ビツト長のセレクタ
である。 The starting address of the page is indicated by the 15-bit PTW register 3. The page size register 4 is a 1-bit register indicating the page size.
The PTW address selector 5 depends on whether the page size register 4 takes a value of 1 or zero.
Select the bit configuration of PTP register 1 and virtual address register 2 for PTW address formation24
This is a bit length selector. The data address selector 6 is a 24-bit long selector that selects the bit configuration of the virtual address register 2 and PTW register 3 to form the real address of data depending on whether the page size register 4 takes a value of 1 or 0. .
アドレスセレクタ７はPTWアドレスと、デー
タの実アドレスのどちらかを選択する24ビツト長
のセレクタである。 The address selector 7 is a 24-bit selector that selects either the PTW address or the real address of the data.
第１の記憶部８は、１ページの大きさが1024ワ
ードで214ページある記憶部、第２の記憶部９は
１ページの大きさが512ワードで215ページある記
憶部である。 The first storage section 8 has 214 pages with a page size of 1024 words, and the second storage section 9 has 215 pages with a page size of 512 words.
なお図においてS1はページサイズレジスタから
出力されるページの大きさを識別するページサイ
ズ信号である。 Note that in the figure, S1 is a page size signal that identifies the size of the page output from the page size register.
上記構成においてまず１ページの大きさが1024
ワードの第１の記憶部８をアクセスする場合は、
ページサイズレジスタ４にページの大きさが1024
ワードであることを示す０＼をセツトし、S1を０＼に
する。 In the above configuration, the size of one page is 1024
When accessing the first memory section 8 of a word,
The page size is 1024 in page size register 4.
Set 0\ to indicate that it is a word, and set S 1 to 0\.
PTWのアドレスを作り、第１の記憶部８から
PTWをリードするときは、５のセレクタは、S1
が０＼ならばPTPレジスタ１の０＼−15ビツトを上
位ビツト仮想アドレスレジスタ２の０＼−７ビツト
を下位ビツトとして24ビツトのPTWアドレスを
成形し、アドレスセレクタ７でPTWアドレスを
選択して第１の記憶部８から14ビツトのPTWを
リードしてPTWレジスタ３に保持する。 Create a PTW address and start from the first storage section 8.
When reading PTW, selector 5 is S 1
If is 0\, form a 24-bit PTW address using the 0\-15 bits of PTP register 1 as the upper bits and the 0\-7 bits of virtual address register 2 as the lower bits, and select the PTW address with address selector 7. A 14-bit PTW is read from the first storage section 8 and held in the PTW register 3.
データの実アドレスを作り、第１の記憶部８を
アクセスするときはデータアドレスセレクタ６
は、S1が０＼ならばPTWレジスタ３の０＼−13ビツ
トを上位ビツト、仮想アドレスレジスタ２の８−
17ビツトを下位ビツトとして24ビツトの実アドレ
スを成形し、アドレスセレクタ７で実アドレスを
選択して第１の記憶部８に対して、データのリー
ドまたはライトを行う。 When creating a real address of data and accessing the first storage section 8, use the data address selector 6.
If S1 is 0\, then the 0\-13 bit of PTW register 3 is set to the upper bit, and the 8-13 bit of virtual address register 2 is set to
A 24-bit real address is formed with 17 bits as the lower bits, the real address is selected by the address selector 7, and data is read from or written to the first storage section 8.
次に１ページの大きさが512ワードの第２の記
憶部９をアクセスする場合は、ページサイズレジ
スタ４にページの大きさが512ワードであること
を示す１セツトし、S1を１にする。PTWのアド
レスを作り、第２の記憶部９からPTWをリード
するときはPTWアドレスセレクタ５は、S1が１
ならば、PTPレジスタ７の０＼−14ビツトを上位
ビツト、仮想アドレスレジスタ２の０＼−８ビツト
を下位ビツトとして24ビツトのPTWアドレスを
成形し、セレクタ７でPTWアドレスを選択し
て、第２の記憶部９から14ビツトのPTWをリー
ドして、PTWレジスタ３に保持する。 Next, when accessing the second storage unit 9 where the size of one page is 512 words, set the page size register 4 to 1 indicating that the page size is 512 words, and set S1 to 1. . When creating a PTW address and reading PTW from the second storage section 9, the PTW address selector 5 sets S 1 to 1.
If so, form a 24-bit PTW address with bits 0\-14 of PTP register 7 as the upper bits and bits 0\-8 of virtual address register 2 as the lower bits, select the PTW address with selector 7, and The 14-bit PTW is read from the storage section 9 of the second memory and held in the PTW register 3.
データの実アドレスを作り、第２の記憶部９を
アクセスするときはデータアドレスセレクタ６
は、S1が１ならば、PTWレジスタ３の０＼−14ビ
ツトを上位ビツト、２の９−17ビツトを下位ビツ
トとして、24ビツトのデータの実アドレスを成形
し、アドレスセレクタ７で実アドレスを選択して
９に対してデータのリードまたはライトを行う。 When creating a real address of data and accessing the second storage section 9, use the data address selector 6.
If S1 is 1, the real address of the 24-bit data is formed by using bits 0-14 of PTW register 3 as the upper bits and bits 9-17 of PTW register 2 as the lower bits, and the address selector 7 sets the real address. Select to read or write data to 9.
以上説明したように、本発明による装置ではペ
ージの大きさを識別する信号によりアドレス変換
を行うように構成することにより、ページの大き
さの異なる記憶部に対して、アクセスすることの
できる効果がある。以上の説明は２つの異なつた
大きさのページの場合について行なつたが、３以
上の場合についても同様に適用できるものであ
る。 As explained above, by configuring the device according to the present invention to perform address conversion using a signal that identifies the page size, it is possible to access storage units with different page sizes. be. The above explanation has been made for the case of two pages of different sizes, but it can be similarly applied to the case of three or more pages.
第１図は本発明によるアドレス転送装置を示す
ブロツク図である。
１……PTPレジスタ、２……仮想アドレスレ
ジスタ、３……PTWレジスタ、４……ページサ
イズレジスタ、５……PTWアドレスセレクタ、
６……データアドレスセレクタ、７……アドレス
セレクタ、８……第１の記憶部、９……第２の記
憶部、S1……ページサイズ信号。
FIG. 1 is a block diagram showing an address transfer device according to the present invention. 1...PTP register, 2...Virtual address register, 3...PTW register, 4...Page size register, 5...PTW address selector,
6...Data address selector, 7...Address selector, 8...First storage section, 9...Second storage section, S1 ...Page size signal.
Claims (1)
データ転送装置において、前記各記憶部はそれぞ
れ異なる大きさのページを持ち、１ページの大き
さを識別するためのページサイズ信号を格納する
ページサイズレジスタと、前記ページサイズレジ
スタからのページサイズ信号にしたがつてアドレ
スを作成し、前記記憶部のうちページサイズ信号
対応の記憶部をアクセスする手段を設けたことを
特徴とするデータ転送装置。1. In a data transfer device that transfers data to a plurality of storage units, each of the storage units has pages of different sizes, and a page size for storing a page size signal for identifying the size of one page is provided. A data transfer device comprising: a register; and means for creating an address according to a page size signal from the page size register and accessing a storage section corresponding to the page size signal among the storage sections.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5113678A JPS54143028A (en) | 1978-04-28 | 1978-04-28 | Data transfer unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5113678A JPS54143028A (en) | 1978-04-28 | 1978-04-28 | Data transfer unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54143028A JPS54143028A (en) | 1979-11-07 |
| JPS6112582B2 true JPS6112582B2 (en) | 1986-04-09 |
Family
ID=12878395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5113678A Granted JPS54143028A (en) | 1978-04-28 | 1978-04-28 | Data transfer unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54143028A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680865A (en) * | 1979-11-30 | 1981-07-02 | Matsushita Electric Ind Co Ltd | Driving method of memory |
| JPS60204048A (en) * | 1984-03-28 | 1985-10-15 | Hitachi Ltd | Virtual storing system |
-
1978
- 1978-04-28 JP JP5113678A patent/JPS54143028A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54143028A (en) | 1979-11-07 |
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