JPS6112582B2 - - Google Patents
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- Publication number
- JPS6112582B2 JPS6112582B2 JP53051136A JP5113678A JPS6112582B2 JP S6112582 B2 JPS6112582 B2 JP S6112582B2 JP 53051136 A JP53051136 A JP 53051136A JP 5113678 A JP5113678 A JP 5113678A JP S6112582 B2 JPS6112582 B2 JP S6112582B2
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- JP
- Japan
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- register
- ptw
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- page size
- Prior art date
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はデータ転送装置さらに詳しくいえばア
ドレス変換について改良を加えたデータ転送装置
に関する。
ドレス変換について改良を加えたデータ転送装置
に関する。
まず従来の、この種のデータ転送装置のアドレ
ス変換方式について説明する。
ス変換方式について説明する。
各記憶部は所定の大きさのページに区切られて
おり、ページの開始番地は、前もつて記憶部に格
納されたページテーブルワード（以下PTWとい
う）によつて示される。記憶部で使用する多くの
ページに対応する１群のPTWはページテーブル
を作り、この開始番地は、データ転送装置に前も
つて与えられるページテーブルポインタ（以下
PTPという）によつて示される。外部からデー
タ転送装置に仮想アドレスが与えられると、ペー
ジの大きさにもとづいて仮想アドレスの所定のビ
ツトとPTPによつて、PTWアドレスを作り、記
憶部からPTWをリードする。
おり、ページの開始番地は、前もつて記憶部に格
納されたページテーブルワード（以下PTWとい
う）によつて示される。記憶部で使用する多くの
ページに対応する１群のPTWはページテーブル
を作り、この開始番地は、データ転送装置に前も
つて与えられるページテーブルポインタ（以下
PTPという）によつて示される。外部からデー
タ転送装置に仮想アドレスが与えられると、ペー
ジの大きさにもとづいて仮想アドレスの所定のビ
ツトとPTPによつて、PTWアドレスを作り、記
憶部からPTWをリードする。
次に、PTWと、仮想アドレスの所定のビツト
から、データの実アドレスを作り仮想アドレスか
ら、実アドレスへのアドレス変換を終了する。以
上のようにデータ転送装置は記憶部のページの大
きさにもとづいて仮想アドレスから実アドレスに
アドレス変換を行うので、記憶部のページの大き
さが異なる場合それに応じたアドレス変換を必要
とする。
から、データの実アドレスを作り仮想アドレスか
ら、実アドレスへのアドレス変換を終了する。以
上のようにデータ転送装置は記憶部のページの大
きさにもとづいて仮想アドレスから実アドレスに
アドレス変換を行うので、記憶部のページの大き
さが異なる場合それに応じたアドレス変換を必要
とする。
しかしながら、従来のこの種のデータ転送装置
の取扱えるページの大きさは１つに固定されてい
るため、ページの大きさの異なる記憶部に対して
アドレス変換できないという欠点があつた。
の取扱えるページの大きさは１つに固定されてい
るため、ページの大きさの異なる記憶部に対して
アドレス変換できないという欠点があつた。
本発明の目的は上記欠点を解決し、ページの大
きさの異なる記憶部に対してもアクセスできるよ
うにした装置を提供することにある。
きさの異なる記憶部に対してもアクセスできるよ
うにした装置を提供することにある。
前記目的を達成するために本発明によるデータ
転送装置は複数個の記憶部に対してデータ転送を
行なうデータ転送装置において、前記各記憶部は
それぞれ異なる大きさのページを持ち、１ページ
の大きさを識別するためのページサイズ信号を格
納するページサイズレジスタと、前記ページサイ
ズレジスタからのページサイズ信号にしたがつて
アドレスを作成し、前記記憶部のうちページサイ
ズ信号対応の記憶部をアクセスする手段を設けて
構成されている。
転送装置は複数個の記憶部に対してデータ転送を
行なうデータ転送装置において、前記各記憶部は
それぞれ異なる大きさのページを持ち、１ページ
の大きさを識別するためのページサイズ信号を格
納するページサイズレジスタと、前記ページサイ
ズレジスタからのページサイズ信号にしたがつて
アドレスを作成し、前記記憶部のうちページサイ
ズ信号対応の記憶部をアクセスする手段を設けて
構成されている。
上記構成によれば、ページの大きさの異なる記
憶部に対してもアクセスすることができ、本発明
の目的は完全に達成できる。
憶部に対してもアクセスすることができ、本発明
の目的は完全に達成できる。
以下図面を参照して本発明によるデータ転送装
置をさらに詳しく説明する。
置をさらに詳しく説明する。
第１図は本発明によるデータ転送装置の実施例
を示すブロツク図である。
を示すブロツク図である。
図においてPTPレジスタ１はPTWの開始番地
を示す16ビツトのレジスタ、仮想アドレスレジス
タ２は18ビツトのレジスタである。
を示す16ビツトのレジスタ、仮想アドレスレジス
タ２は18ビツトのレジスタである。
ページの開始番地は15ビツトのPTWレジスタ
３により示される。ベージサイズレジスタ４はペ
ージの大きさを示す１ビツトのレジスタである。
PTWアドレスセレクタ５はページサイズレジス
タ４が１かまたは零の値をとるかによつて、
PTWアドレス形成のため、PTPレジスタ１と仮
想アドレスレジスタ２のビツト構成を選択する24
ビツト長のセレクタである。データアドレスセレ
クタ６はページサイズレジスタ４が１かまたは零
の値をとるかによりデータの実アドレスの形成の
ため、仮想アドレスレジスタ２とPTWレジスタ
３のビツト構成を選択する24ビツト長のセレクタ
である。
３により示される。ベージサイズレジスタ４はペ
ージの大きさを示す１ビツトのレジスタである。
PTWアドレスセレクタ５はページサイズレジス
タ４が１かまたは零の値をとるかによつて、
PTWアドレス形成のため、PTPレジスタ１と仮
想アドレスレジスタ２のビツト構成を選択する24
ビツト長のセレクタである。データアドレスセレ
クタ６はページサイズレジスタ４が１かまたは零
の値をとるかによりデータの実アドレスの形成の
ため、仮想アドレスレジスタ２とPTWレジスタ
３のビツト構成を選択する24ビツト長のセレクタ
である。
アドレスセレクタ７はPTWアドレスと、デー
タの実アドレスのどちらかを選択する24ビツト長
のセレクタである。
タの実アドレスのどちらかを選択する24ビツト長
のセレクタである。
第１の記憶部８は、１ページの大きさが1024ワ
ードで214ページある記憶部、第２の記憶部９は
１ページの大きさが512ワードで215ページある記
憶部である。
ードで214ページある記憶部、第２の記憶部９は
１ページの大きさが512ワードで215ページある記
憶部である。
なお図においてS1はページサイズレジスタから
出力されるページの大きさを識別するページサイ
ズ信号である。
出力されるページの大きさを識別するページサイ
ズ信号である。
上記構成においてまず１ページの大きさが1024
ワードの第１の記憶部８をアクセスする場合は、
ページサイズレジスタ４にページの大きさが1024
ワードであることを示す０＼をセツトし、S1を０＼に
する。
ワードの第１の記憶部８をアクセスする場合は、
ページサイズレジスタ４にページの大きさが1024
ワードであることを示す０＼をセツトし、S1を０＼に
する。
PTWのアドレスを作り、第１の記憶部８から
PTWをリードするときは、５のセレクタは、S1
が０＼ならばPTPレジスタ１の０＼−15ビツトを上
位ビツト仮想アドレスレジスタ２の０＼−７ビツト
を下位ビツトとして24ビツトのPTWアドレスを
成形し、アドレスセレクタ７でPTWアドレスを
選択して第１の記憶部８から14ビツトのPTWを
リードしてPTWレジスタ３に保持する。
PTWをリードするときは、５のセレクタは、S1
が０＼ならばPTPレジスタ１の０＼−15ビツトを上
位ビツト仮想アドレスレジスタ２の０＼−７ビツト
を下位ビツトとして24ビツトのPTWアドレスを
成形し、アドレスセレクタ７でPTWアドレスを
選択して第１の記憶部８から14ビツトのPTWを
リードしてPTWレジスタ３に保持する。
データの実アドレスを作り、第１の記憶部８を
アクセスするときはデータアドレスセレクタ６
は、S1が０＼ならばPTWレジスタ３の０＼−13ビツ
トを上位ビツト、仮想アドレスレジスタ２の８−
17ビツトを下位ビツトとして24ビツトの実アドレ
スを成形し、アドレスセレクタ７で実アドレスを
選択して第１の記憶部８に対して、データのリー
ドまたはライトを行う。
アクセスするときはデータアドレスセレクタ６
は、S1が０＼ならばPTWレジスタ３の０＼−13ビツ
トを上位ビツト、仮想アドレスレジスタ２の８−
17ビツトを下位ビツトとして24ビツトの実アドレ
スを成形し、アドレスセレクタ７で実アドレスを
選択して第１の記憶部８に対して、データのリー
ドまたはライトを行う。
次に１ページの大きさが512ワードの第２の記
憶部９をアクセスする場合は、ページサイズレジ
スタ４にページの大きさが512ワードであること
を示す１セツトし、S1を１にする。PTWのアド
レスを作り、第２の記憶部９からPTWをリード
するときはPTWアドレスセレクタ５は、S1が１
ならば、PTPレジスタ７の０＼−14ビツトを上位
ビツト、仮想アドレスレジスタ２の０＼−８ビツト
を下位ビツトとして24ビツトのPTWアドレスを
成形し、セレクタ７でPTWアドレスを選択し
て、第２の記憶部９から14ビツトのPTWをリー
ドして、PTWレジスタ３に保持する。
憶部９をアクセスする場合は、ページサイズレジ
スタ４にページの大きさが512ワードであること
を示す１セツトし、S1を１にする。PTWのアド
レスを作り、第２の記憶部９からPTWをリード
するときはPTWアドレスセレクタ５は、S1が１
ならば、PTPレジスタ７の０＼−14ビツトを上位
ビツト、仮想アドレスレジスタ２の０＼−８ビツト
を下位ビツトとして24ビツトのPTWアドレスを
成形し、セレクタ７でPTWアドレスを選択し
て、第２の記憶部９から14ビツトのPTWをリー
ドして、PTWレジスタ３に保持する。
データの実アドレスを作り、第２の記憶部９を
アクセスするときはデータアドレスセレクタ６
は、S1が１ならば、PTWレジスタ３の０＼−14ビ
ツトを上位ビツト、２の９−17ビツトを下位ビツ
トとして、24ビツトのデータの実アドレスを成形
し、アドレスセレクタ７で実アドレスを選択して
９に対してデータのリードまたはライトを行う。
アクセスするときはデータアドレスセレクタ６
は、S1が１ならば、PTWレジスタ３の０＼−14ビ
ツトを上位ビツト、２の９−17ビツトを下位ビツ
トとして、24ビツトのデータの実アドレスを成形
し、アドレスセレクタ７で実アドレスを選択して
９に対してデータのリードまたはライトを行う。
以上説明したように、本発明による装置ではペ
ージの大きさを識別する信号によりアドレス変換
を行うように構成することにより、ページの大き
さの異なる記憶部に対して、アクセスすることの
できる効果がある。以上の説明は２つの異なつた
大きさのページの場合について行なつたが、３以
上の場合についても同様に適用できるものであ
る。
ージの大きさを識別する信号によりアドレス変換
を行うように構成することにより、ページの大き
さの異なる記憶部に対して、アクセスすることの
できる効果がある。以上の説明は２つの異なつた
大きさのページの場合について行なつたが、３以
上の場合についても同様に適用できるものであ
る。
第１図は本発明によるアドレス転送装置を示す
ブロツク図である。 １……PTPレジスタ、２……仮想アドレスレ
ジスタ、３……PTWレジスタ、４……ページサ
イズレジスタ、５……PTWアドレスセレクタ、
６……データアドレスセレクタ、７……アドレス
セレクタ、８……第１の記憶部、９……第２の記
憶部、S1……ページサイズ信号。
ブロツク図である。 １……PTPレジスタ、２……仮想アドレスレ
ジスタ、３……PTWレジスタ、４……ページサ
イズレジスタ、５……PTWアドレスセレクタ、
６……データアドレスセレクタ、７……アドレス
セレクタ、８……第１の記憶部、９……第２の記
憶部、S1……ページサイズ信号。
Claims (1)
- １ 複数個の記憶部に対してデータ転送を行なう
データ転送装置において、前記各記憶部はそれぞ
れ異なる大きさのページを持ち、１ページの大き
さを識別するためのページサイズ信号を格納する
ページサイズレジスタと、前記ページサイズレジ
スタからのページサイズ信号にしたがつてアドレ
スを作成し、前記記憶部のうちページサイズ信号
対応の記憶部をアクセスする手段を設けたことを
特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5113678A JPS54143028A (en) | 1978-04-28 | 1978-04-28 | Data transfer unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5113678A JPS54143028A (en) | 1978-04-28 | 1978-04-28 | Data transfer unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54143028A JPS54143028A (en) | 1979-11-07 |
| JPS6112582B2 true JPS6112582B2 (ja) | 1986-04-09 |
Family
ID=12878395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5113678A Granted JPS54143028A (en) | 1978-04-28 | 1978-04-28 | Data transfer unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54143028A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680865A (en) * | 1979-11-30 | 1981-07-02 | Matsushita Electric Ind Co Ltd | Driving method of memory |
| JPS60204048A (ja) * | 1984-03-28 | 1985-10-15 | Hitachi Ltd | 仮想記憶方式 |
-
1978
- 1978-04-28 JP JP5113678A patent/JPS54143028A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54143028A (en) | 1979-11-07 |
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