JPS61126686A - 半導体メモリのためのワ−ド線クロツク・ブ−スト回路 - Google Patents

半導体メモリのためのワ−ド線クロツク・ブ−スト回路

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JPS61126686A
JPS61126686A JP60139269A JP13926985A JPS61126686A JP S61126686 A JPS61126686 A JP S61126686A JP 60139269 A JP60139269 A JP 60139269A JP 13926985 A JP13926985 A JP 13926985A JP S61126686 A JPS61126686 A JP S61126686A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は電圧ブースト回路、さらに詳しく言えば、半導
体メモリーのワード線クロック回路用のブースト回路に
関するものである。
Ｂ、開示の概要 半導体メモリのワード線電圧を供給電圧値よりも高める
ことができるＣＭＯ８ＦＥＴを用いたワード線クロック
・ブースト回路が開示される。自己ブースト電圧と出力
電圧を２つのＰＭＯＳトランジスタの間にはさむことに
より、接合部が不所望に順バイアスされるのを防止する
ことができる。
Ｃ９従来技術 電圧ブースト回路すなわち昇圧回路は、先行技術では各
種の目的のものが様々な構成中で記載されている。「電
源電圧よりも高い直流電圧を得るための回路Ｊ　（Ｃ１
ｒｃｕｉｔ　ｆｏｒ　Ｏｂｔａｉｎｉｎｇ　ＤＣＶｏｌ
ｔａｇｅ　Ｈｉｇｈｅｒ　Ｔｈａｎ　Ｐｏｗｅｒ　Ｓｏ
ｕｒｃｅＶｏｌｔａｇｅ）　　と題する、１９７７年１
２月６日付でＡｓａｎｏ　　に授与された米国特許第４
０６１９２９号は、そ几ぞ几がコンデンサと複数のＭＯ
ＳＦＥＴから構成され変圧器やダイオードは含まない、
順に接続さ几た複数のユニットを含む電圧ブースト回路
を記載している。
「二つの相補形ＭＩＳ回路から構成されるレベル・シフ
ターを用いた電圧ブースタ回路」（Ｖｏｌｔａｇｅ　Ｂ
ｏｏｓｔｅｒ　Ｃ１ｒｃｕｉｔ　Ｕｓｉｎｇ　Ｌｅｖｅ
ｌＳｈｉｆｔｅｒ　Ｃｏｎｐｏｓｅｄ　ｏｆ　Ｔｗｏ　
ＣｏｍｐｌｅｍｅｎｔａｒｙＭＩＳ　Ｃ１ｒｃｕｉｔｓ
　）と題する、１９７７年６月１４日付でＫｏｂａｙａ
ｓｈｉ　　等に授与された米国特許第４０２９９７３号
は、電圧ブースタ回路の改良を開示している。その改良
点は、相補形ＭＩＳ半導体集積回路中に作成されたレベ
ル変換回路のスイッチング手段としてＭＩＳＦＥＴを使
用することにあり、したがって通常のスイッチング手段
による電圧損失を防止することができる。
「レベル・シフト回路Ｊ　（Ｌｅｖｅｌ　５ｈｉｆｔＣ
ｉｒｃｕｉｔ　）と題する、１９８０年８月５日付でＳ
ｔｅｗａｒｔに与された米国特許第４２１６３９０号で
は、信号とラッチが同様の電圧で作動するとき、信号変
換中にのみ電流を通すようにバイアスさ几たゲート手段
が、入力信号源からの２進信号をラッチ回路に転送する
。データ転送に続いて、ラッチの両端間の動作電圧が増
加する。それに応じてラッチ出力信号の電圧レベルが増
加するが、ラッチがヒツトされた状態は維持され、ゲー
ト手段中に定常状態の電流伝導は起こらない。
やはり「レペ／ｌ／−シフト回路Ｊ　（Ｌｅｖｅｌ　５
ｈｉｆｔＣｉｒｃｕｉｔ　）と題する、１９７７年８月
３０日付でＡｓａｎｏに授与さｎた米国特許第４０４５
６９１号には、第１の電圧電源に接続さｎ入力パルスを
供給されるインバータを含むレベル・シフト回路が開示
されている。インバータの出力点と第１電圧電源の１つ
の電位点の間に、コンデンサおよび方向スイッチ素子が
直列に接続されている。第１のＭＯＳＦＥＴの入力端子
はインバータの出力端子に接続され、第２のＭＯＳＦＥ
Ｔの入力端子はコンデンサと方向スイッチ素子の間の接
続点に接続さ。ている。第１のＭＯＳＦＥＴの電源は第
１および第２電圧電源の共通端子に接続され、第２のＭ
ＯＳＦＥＴの電源は、第２電圧電源のもう一つの端子に
接続されている。第１および第２のＭＯＳＦＥＴのドレ
ンの共通接続と第２電圧電源の１つの電位点の間に、出
力電圧が生成さｎる。
回路に印加される動作電位の範囲外にある、それよりも
絶対値の大きな、脈動電位および電圧レベルを生成する
ための回路が、「電圧増幅回路」（Ｖｏｌｔａｇｅ　Ａ
ｍｐｌ　１ｔｕｄｅ　Ｍｕｌｔｉｐｌｙｉｎｇ　Ｃ１ｒ
ｃｕｉｔｓ）と題する、１９７６年１２月２８日付でＲ
ｏｓｅｎｔｈａｌ等に授与された米国特許第４０００４
１２号に記載さｎている。各回路は、ある時間間隔中に
コンデンサの１つのプレートに第１の電圧を印加し、第
２のプレートに第２の電圧を印加するための第１および
第２のトランジスタを含んでいる、次の時間間隔中に第
１および第２トランジスタはオフになり、第３のトラン
ジスタがコンデンサの第１のプレートに第２の電位を印
加する。コンデンサの第１のプレートの電位変化がコン
デンサの第２のプレートにされ、第２のプレートに、第
１の電圧および第２の範囲外にある出力電位が生成され
る。第１の電圧と出力電位の電位差は、第１電圧と第２
電圧の電圧よりも振幅が太きい。この回路は、１つの出
力点に第１の電圧と出力電位を交互明　　　　細　　　
　書 １、発明の名称　　半導体メモリのためのワード線クロ
ック・ブースト回路 ２特許請求の範囲 第１の複数のＭＯＳＦＥＴを含む充放電回路と、上記充
放電回路から半導体メモリーのワード線に接続された出
力リードと、 クロック信号（φＡ）を上記充放電回路に供給し、上記
ＭＯ３ＦＥＴを作動させて上記出力リード上に第１電圧
レベルから第２電圧レベルへの電圧変化を発生するため
の第１入力リードと、第２の複数のＭＯＳＦＥＴを含む
閾値電圧回路と、 クロック信号（φＣ）を上記閾値電圧回路に供給し、上
記閾値電圧回路の電圧レベルを制御するための第２入力
リードと、 上記閾値電圧回路を上記充放電回路に接続するリードと
、 第３の複数の〜ＩＯ３ＦＥＴを含む出力信号ブースト回
路と、 クロック信号（φＤ）を上記ブースト回路に供給し、そ
のＭＯＳＦＥＴを作動させて電圧ブースト信号を発生す
るための第３入力リードと、上記ブースト回路を上記出
力リードに接続して、上記電圧ブースト信号を上記出力
リードに印加し、上記出力リード上の電圧レベルの変化
を上記第２電圧レベルから第３電圧レベルに高めるため
の手段と、 を有する、半導体メモリのためのワード線クロック・ブ
ースト回路。
３、発明の詳細な説明 Ａ、産業上の利用分野 本発明は電圧ブースト回路、さらに詳しく言えば、半導
体メモリーのワード線クロック回路用のブースト回路に
関するものである。
ワード線レベルが５ボルトからＯボルトおよび負の電圧
に変化する。ここではｎ−ウェルて５ボルトのバイアス
をかけ、Ｐ基板を接地し７だ　ｎ−ウェルＣＭＯ３技術
を採用する。ここで使用するものと同様の原理が、ｐ−
ウェルＣＭＯ３技術やその他のＣＭＯ８技術でも容易に
採用できる。しかし供給電圧が僅か５ボルトのオーダー
のＣＭＯ３技術では、ワード線ブースト回路は設計が難
しい。
例工ば、ブースト・レベルが一２ボルトのオーダーの場
合、Ｎ十Ｐ接合部を１１＠バイアスしてキャリア注入を
引き起こし、動的回路の誤動作またはラッチ・アンプさ
えも招くため、そ几をＮＭＯＳのソースまたはドレンに
印加できない。同様にＰＭＯ８のソースとドレンは、Ｖ
ＤＤよリモＯ９６ボルト以上高い電圧を許容できないが
、ブースト回路中に容易にアンダシュートおよびオーバ
シュートが起こることがある。一方、チップ密度が１メ
ガバイトまで増大し、供給電圧が標準の５ボルト以下に
減少すると妥当なチップ・サイズを維持するために記憶
コンデンサ面積をある値以下に制限しなけ几ばならず、
閾値型圧損が許容できないため、ワード線ブースト回路
が非常に重要である。第１図は、ＣＭＯＳワード線クロ
ック・ブースト回路を図示したものである。この回路は
、接合部を順バイアスせずに、単一供給電圧を用いたＣ
　Ｉ’ｖｌ　ＯＳＤＲＡＭに使用できる。
第１図において、φＡはリード１０上のクロック信号で
あり、出力をＯボルトとＶＤＤ（このシュミレーション
では５ボルトと仮定する）の間で放電し充電する働きを
する。リード１２の出力は、デコーダを活動化して個々
のワード線にゲートできる。リード１４上のクロック信
号φＤは、出力を０ボルト以下にブーストする働きをす
る。リード１６上のクロック信号φＣは、回路のノード
１８の電圧を制御するクロック信号である。この回路動
作のキーポイントＨ１ＰＭＯＳソース／ドレンでのオー
パンニートとＮＭＯＳソース／ドレンでのアンダシュー
トを避けることである。装置２０によって出力を完全に
放電し、ノード２２でのアンダシュートを避けるには、
ノード１８の波形が重要である。第】図の回路の動作に
ついて、第３図、第４図、第５図、第６図をも参照して
説明する。
この回路は、次のように機能する。第３図に示すように
活動化する前は、クロック信号φＡおよびφＤは低レベ
ル（Ｏボルト）であり、クロック信号φｃＨ高レベル（
５ボルト）である。リード１２およびノード２６の出力
は充電さｎて高電圧になり、ノード１８は装置３４の閾
値電圧であるＶＴＰにセットさ几ている。活動化は、リ
ード１０上のクロック信号φＡをプルアップして装置２
４をオンにし、出力を放電させることから始まる。
装置２０上のオーバドライブを充分に保つため、ノード
１８は、出力をプルダウンして装置２０のキャパシタン
スにより０ボルト以下に自己ブーストするように設計さ
れている。ノード１８と出力の負電圧は、接合部が順バ
イアスさ几るのを避けるため、２つのＰＭＯＳトランジ
スタの間にはさま几ている。出力がＯポルトに達した後
、クロック信号φＣがプルダウンさ几、ノード１８をプ
ルアップして、装置２０をオフにし、ブースト期間にノ
ード２２のアンダシュートを保護する。ノード１８が出
力レベルより１ｖ’ｒｐ低い電圧に達すると、クロック
信号φＤが活動化してノード２６をプルダウンし、装置
２８の結合コンデンサによって出力をＯボルト以下にブ
ーストすることができる。出力リセット中に（タイミン
グは重要でない）ノード１８がＶＤＤ以上に自己ブース
トするのを避けるため、回路をリセットする前にクロッ
ク信号φＣをプルアップして、ノード１８をプルダウン
しなけ几ばならない。リセット方法としては２種の方法
が使用できる。第１の方法（第３図）では、クロック信
号φＤをプルダウンしてノード２６を充電し、次にクロ
ック信号φＡをプルダウンして出力をリセットする。出
力がリセットされると、２つのＭＯＳトランジスタ３０
．３２の間で保護されていたノード２６が昇圧さ几る。
ノード２６はクロック信号φＡの活動化の直後にカップ
ル・ダウンさ几るため、このノード２６の高電圧は、次
のサイクルの動作に影響を与えない。第２の方法（第５
図）では、まずクロック信号φＡをプルダウンし、出力
をリセットする。このときノード２６がわずかにプルア
ップさｎる。次にクロック信号φＤをプルダウンしてノ
ード２６を充電する。キャパシタンスがより大きいため
、出力のリセットはより遅く、また装置２８はカットオ
フ領域のあたりで動作するために装置２８のブースト効
率はやや低下するので、出力ノードでのオーバシュート
を避けることができる。このシュミレーションでは、通
常の条件で、クロック信号φＡとφＤの間の１〜３　ｎ
５ｅｃのタイミング・スキニーのため、出力にＯ〜２０
０　ｍＶ以下のオーバシュートが生じることが分かつて
いる。クロック信号φＣおよびφＤｉクロック信号φＡ
から局部的に生成できるため、タイミングは制御し難く
ない。この２つの方法のシュミレーション結果が、そ几
ぞれ第３図、第４図、第５図、第６図に示しである。こ
の回路は直流電力を消費しない。装置２８（ＰＭＯ３）
のソースおよびドレンは、どちらもＶＤＤよりも高い電
圧になって接合部を順バイアスすることができるノード
２６に接続されていることに注意すべきである。この問
題は、第２図により詳しく示したコンデンサ接続を使う
と解決さルる。装置２８のＰ＋ｌｉ域は、金属で橋絡さ
れた隣接するＮ十領域を経てｎ−ウェルに短絡さ几てい
る。
以上、単一供給電圧を用いたＣＭＯ３技術に使用できる
、改良さｎた新規なＣＭＯＳワード線クロック・ブース
ト回路について説明した。
２つのＮＭＯＳトランジスタまたは２つのＰＭＯＳトラ
ンジスタの間に信号を印加することによって、接合部の
順バイアスは完全に避けられる。
この回路にはＰＭＯＳパス・ゲートを完全にオーバライ
ドする自己ブースト構成が組み込ま几でいる。これは、
類似の他の用途にも使用できる。
任意の昇圧用のノースおよびドレンでＶＤＤよりも高い
電圧を維持できる、特別な構成のＰＭＯＳコンデンサが
含まれる。
Ｇ０発明の効果 本発明によ几ば、半導体メモリのワード線電圧を供給電
圧値よりも高めることができる。
【図面の簡単な説明】
第１図は、本発明の原理にもとづく半導体メモリー・ク
ロック回路の一つの実施例の概略図である。 第２図は、第１図の出力回路に使用される半導体装置の
細部の概略図である。 第３図、第４図、第５図、第６図は、第１図の回路の動
作を説明するのに役立つ、波形を図示したものである。 出　願人　インターナシ９ナノいビジネス・マシーンズ
・コーポレーンヨン第３図 第５図

Claims (1)

  1. 【特許請求の範囲】 　第１の複数のＭＯＳＦＥＴを含む充放電回路と、上記
    充放電回路から半導体メモリーのワード線に接続された
    出力リードと、 クロック信号（φＡ）を上記充放電回路に供給し、上記
    ＭＯＳＦＥＴを作動させて上記出力リード上に第１電圧
    レベルから第２電圧レベルへの電圧変化を発生するため
    の第１入力リードと、第２の複数のＭＯＳＦＥＴを含む
    閾値電圧回路と、 クロック信号（φＣ）を上記閾値電圧回路に供給し、上
    記閾値電圧回路の電圧レベルを制御するための第２入力
    リードと、 上記閾値電圧回路を上記充放電回路に接続するリードと
    、 第３の複数のＭＯＳＦＥＴを含む出力信号ブースト回路
    と、 クロック信号（φＤ）を上記ブースト回路に供給し、そ
    のＭＯＳＦＥＴを作動させて電圧ブースト信号を発生す
    るための第３入力リードと、上記ブースト回路を上記出
    力リードに接続して、上記電圧ブースト信号を上記出力
    リードに印加し、上記出力リード上の電圧レベルの変化
    を上記第２電圧レベルから第３電圧レベルに高めるため
    の手段と、 を有する、半導体メモリのためのワード線クロック・ブ
    ースト回路。
JP60139269A 1984-11-19 1985-06-27 半導体メモリのためのワ−ド線クロツク・ブ−スト回路 Granted JPS61126686A (ja)

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JPS61126686A true JPS61126686A (ja) 1986-06-14
JPH0370317B2 JPH0370317B2 (ja) 1991-11-07

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