JPS61128331A - デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムの装置間等のデータ転送を制
御するための方縁に関する。

２装置間等のデータ転送において、両者のデータ転送速
度が完全に一致しない場合等に、両者間にいわゆるバッ
ファを設け、バッフ・アを介してデータを授受する方式
がしばしば使用される。

特にデータ転送速度が比較的高速の場合に、このような
方式のデータ転送回路は、通常いわゆるハードウェア回
路のみで構成されるので、比較的高イーな回路°になる
。

〔従来の技術と発明が解決しようとする問題点〕第２図
はバッファを介してデータを転送する、データ転送回路
の一構成″例を示すブロック図である。

データは、例えば一方の装置からデータ線１を経てバッ
ファ２に入力し、バッファ２のデータはデータ線３に読
み出されて他方の装置へ転送される。

アドレスレジスタ４は、例えばバッファ２のバイトアド
レスをアドレス値として保持し、アドレス値は＋１回路
５によって歩進され、例えばバッファ長に等しい最大計
数値の次は０に復帰するように構成されている。

このアドレス値はアドレス線６でバッファ２に送られ、
バッファ２のデータ書き込みアドレスを制御する。

アドレスレジスタ４は、制御線７にデータ線１のデータ
に同期してデータ送信元装置から送られる信号によって
＋１回路５を有効化されることにより１回づつ更新され
る。

この信号は差検出カウンタ８にも供給され、該カウンタ
を＋１する。

アドレスレジスタ９は、データ転送先装置へ転送するデ
ータのバッファ２の記憶アドレスを指示するものとし、
データ転送先装置からの制御線１０の要求信号によって
、例えば１バイトをバッファ２から読み出して転送し、
アドレスレジスタ９は次の記憶アドレスを指すように更
新される。

但し、上記のデータ転送及びアドレスレジスタ９の更新
動作は、差検出カウンタ８の内容が０でないことを条件
として実行されるように、０検出回路１１によって制御
され、且つアドレスレジスタ９が更新されると、同時に
差検出カウンタ８は１減少される。

以上の動作と並行して、バイトカウンタ１２により、デ
ータ転送の終了が監視される。

そのために、バイトカウンタ１２にはデータ転送に先立
って転送データのデータ長（例えばバイドパ数）が設定
され、１データ受信ごとに−１され、０検出回路１３に
よって、バイトカウンタ１２が０になったことを検出す
ると、制御線７の信号は阻止される。　　　。

又、差検出カウンタ８も０になるごとにより、　。

データ転送の終了が検出される。

以上の構成によれば、データ転送の終了検出のために、
データ受信ごとにバイトカウンタ１２の更新と０検出を
必要とするので、特に比較的高速のデータ転送を考慮し
た場合には、該終了検出機能を専用のハードウェア回路
として設ける必要があり、マイクロプロセッサ制御によ
り経済化することができないという問題がある。

（問題点を解決するための手段） 前記の問題点は、データを固定長のバッファに受信し、
該バッファを介して転送する装置において、該受信デー
タのデータ長を該バッファ長の倍数値と、該バッファ長
に満たない端数データ長値に分けて保持するレジスタ手
段、及び該受信データを書き込むべき該バッファ内のア
ドレスを保持し、該書き込みごとに該アドレスを更新す
るアドレスレジスタを有し、該アドレス値及び上記倍数
値及び端数データ長値によって、上記データの受信終了
を検出するように構成された本発明のデータ転送制御方
式によって解決される。

〔作用〕

即ち、転送データ長をバッファ長の倍数と、バッファ長
に満たない端数データ長（例えばバイト数）として保持
するので、受信データ長の監視処理の大部分は、バッフ
ァ製分のデータの受信ごとに１回の上記倍数の更新とな
り、転送データの最後の端数分についてのみ、例えば１
バイトごとの比較を必要とする。

従って、この部分の負荷は従来より減少して、少なくと
も上記倍数値の更新は、マイクロプロセッサによって制
御可能になる。

又、バイトごとの監視のために、上記端数を保持するた
めのレジスタは高々バッファ長までのバイト数値を保持
できればよいので、転送データの全長のバイト数値を保
持する従来のバイトカウンタより一般に短いレジスタで
よい。

〔実施例〕

第１図は本発明の一実施例構成を示すブロック図である
０図において、第２図と同じ部分には同一の符号を付し
て示す。

アドレスレジスタ４、差検出カウンタ８及びアドレスレ
ジスタ９等によるデータ転送制御は従来と同様に行われ
る。

データ転送終了検出のために、例えばバイト数で示され
る転送データ長を、バッファ２のバイト数で整数除算し
た商をバッファ倍数、剰余を端数データ長とする。

端数データ長はレジスタ２０に予め設定し、又バッファ
倍数はマイクロプロセッサ２１のメモリに予めロードし
ておく。

レジスタ２０の内容はアドレスレジスタ４の内容と常時
比較されているが、ラッチ２３がオンになるまで、比較
回路２２の出力は有効化されない。

アドレスレジスタ４が最大値まで歩進されて、０に復帰
するときの桁上げ信号２４がマイクロプロセッサ２１に
割り込み信号として接続されており、従ってバッファ２
のデータ長に等しいデータを受信するごとにマイクロプ
ロセッサ２１に割り込みがかかる。

マイクロプロセッサ２１はこの割り込みによって、メモ
リに保持するバッファ倍数値を−１し、更新値がＯか検
査し、もし０でなければ更新値をメモリに格納して１回
の処理を終わる。

もしバッファ倍数値を−ｌして、Ｏになった場合には、
ラッチ２３をオンに設定し、比較回路２２の一致出力を
有効にする。

その後の転送≠−タ受信でアドレスレジスタ４が歩進さ
れ、レジスタ２０の端数データ長と一致すると、比較回
路２２の一致出力により、制御線７の信号は阻止される
。又、差検出カウンタ８がＯになることにより、転送終
了が検出される。

以上においては、１個のバッファを使用する方式を例と
して説明したが、２個のバッファによるいわゆる交代バ
ッファ方式についても、前記説明から当業者が容易に本
発明を適用することができることは明らかである。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、データ
転送回路の経済性を改善するという著しい工業的効果が
ある。

【図面の簡単な説明】

第１図は本発明一実施例の構成ブロック図、第２図は従
来の一構成例ブロック図である。 図において、 ２はバッファ　　　　　　４はアドレスレジスタ、８は
差検出カウンタ、　９はアドレスレジスタ、１１．１３
は０検出回路、　１２はバイトカウンタ、２０はレジス
タ、　　　　２１はマイクロプロセッサ、阜　１　口 茅　２　口

Claims (1)

【特許請求の範囲】
1. データを固定長のバッファに受信し、該バッファを介し
   て転送する装置において、該受信データのデータ長を該
   バッファ長の倍数値と、該バッファ長に満たない端数デ
   ータ長値に分けて保持するレジスタ手段、及び該受信デ
   ータを書き込むべき該バッファ内のアドレスを保持し、
   該書き込みごとに該アドレスを更新するアドレスレジス
   タを有し、該アドレス値及び上記倍数値及び端数データ
   長値によって、上記データの受信終了を検出するように
   構成されてなることを特徴とするデータ転送制御方式。