JPS61128554A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61128554A JPS61128554A JP59250163A JP25016384A JPS61128554A JP S61128554 A JPS61128554 A JP S61128554A JP 59250163 A JP59250163 A JP 59250163A JP 25016384 A JP25016384 A JP 25016384A JP S61128554 A JPS61128554 A JP S61128554A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- deep
- diffusion
- groove
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の構造に関し、詳しくはラッチア
ップ防止構造に関するものである。
ップ防止構造に関するものである。
従来の半導体装置は、ラッチアップを防止する方法とし
て、特開昭５１−９３１７１の様に、２つのトランジス
タの間にガード領域を形成し・前記ガード領域を、各ト
ランジスタのソース領域と同じバイアス電位に接続して
、寄生電流を吸収している。そして従来では、前記ガー
ド領域を形成する方法として、基板表面からのイオン打
ち込み、あるいは、熱拡散により濃い拡散層を形成して
いるＯ しかし、寄生電流を、前記ガード領域だけで吸収しきれ
ないと、素子の誤動作や、ラッチアップを引き起こす。
て、特開昭５１−９３１７１の様に、２つのトランジス
タの間にガード領域を形成し・前記ガード領域を、各ト
ランジスタのソース領域と同じバイアス電位に接続して
、寄生電流を吸収している。そして従来では、前記ガー
ド領域を形成する方法として、基板表面からのイオン打
ち込み、あるいは、熱拡散により濃い拡散層を形成して
いるＯ しかし、寄生電流を、前記ガード領域だけで吸収しきれ
ないと、素子の誤動作や、ラッチアップを引き起こす。
高耐圧ＭＯＢ型半導体装置においては、ソース・ドレイ
ン間に流れる電流が大きくなるために、発生する寄生電
流も大きくなり、それを吸収し、ラッチアップを防ぐた
めには、大面積のガード領域を形成するか、深いガード
領域を形成しなければならない。
ン間に流れる電流が大きくなるために、発生する寄生電
流も大きくなり、それを吸収し、ラッチアップを防ぐた
めには、大面積のガード領域を形成するか、深いガード
領域を形成しなければならない。
しかし、従来の技術のまま拡散層を形成し、寄生電流を
吸収しようとしても、高耐圧半導体装置の様な、寄生電
流の発生の大きなものでは、表面から深い部分の電流を
吸収するために、図１の斜線部の様に大面積の拡散層を
形成しなければならなくなる０又深い拡散層を形成しよ
うとしても拡散の横方向の拡がりのために、大面積が必
要となるという問題点があった０そこで本発明は、この
様な問題点を解決するもので、その目的とするところは
、大面積を取らないで深い拡散層を形成することにある
。
吸収しようとしても、高耐圧半導体装置の様な、寄生電
流の発生の大きなものでは、表面から深い部分の電流を
吸収するために、図１の斜線部の様に大面積の拡散層を
形成しなければならなくなる０又深い拡散層を形成しよ
うとしても拡散の横方向の拡がりのために、大面積が必
要となるという問題点があった０そこで本発明は、この
様な問題点を解決するもので、その目的とするところは
、大面積を取らないで深い拡散層を形成することにある
。
この様にして、拡散層を形成すると、通常の拡散よりも
、ずっと深い拡散層を形成する事が出来深い拡散層は、
基板に発生した大きな寄生電流や、深い部分の寄生電流
ものがす事なく、すみやかに吸収してしまう。よってラ
ッチアップは起こりにく く なる 。
、ずっと深い拡散層を形成する事が出来深い拡散層は、
基板に発生した大きな寄生電流や、深い部分の寄生電流
ものがす事なく、すみやかに吸収してしまう。よってラ
ッチアップは起こりにく く なる 。
以下、本発明について、実施例に基づき詳細に説明する
。
。
第２図は本発明の実施例を工程順に示す図である。まず
（α）図の如く、ウェハー上に、レジストを塗布してパ
ターニングする。次に（６）図の如くウェハーを異方性
エツチングし、溝を形成する。次いで、酸化膜を形成し
、（１）図の如くパターニングする。パターニングに際
し、後のコンタクトを取り易くするために、コンタクト
を取る部分だけ、溝の縁から数μ情程度マスクしない様
にしたり、浅い通常の拡散で良い所は、そこの部分だけ
マスクしない様にする。
（α）図の如く、ウェハー上に、レジストを塗布してパ
ターニングする。次に（６）図の如くウェハーを異方性
エツチングし、溝を形成する。次いで、酸化膜を形成し
、（１）図の如くパターニングする。パターニングに際
し、後のコンタクトを取り易くするために、コンタクト
を取る部分だけ、溝の縁から数μ情程度マスクしない様
にしたり、浅い通常の拡散で良い所は、そこの部分だけ
マスクしない様にする。
次に通常の熱拡散を行なう。
次に（ｄ）図の様に酸化膜を除去して、本発明の工程を
終了する。第３図に、本発明による相補型トランジスタ
の構造例を示めす。チップの表面上に必要とされる、金
属及び絶縁層等は、便宜上省略している。またこの説明
図ではＨ−基板上にＮ＋拡散を行なっているが、Ｐ−基
板上にＰ＋基板を形成しても、Ｍ−基板上にＰ を拡散
しても、Ｐ−基板上にＭ＋を拡散しても、ＰＭ接合部に
Ｎ あるいはＰ＋を拡散しても良いことは、勿論である
。
終了する。第３図に、本発明による相補型トランジスタ
の構造例を示めす。チップの表面上に必要とされる、金
属及び絶縁層等は、便宜上省略している。またこの説明
図ではＨ−基板上にＮ＋拡散を行なっているが、Ｐ−基
板上にＰ＋基板を形成しても、Ｍ−基板上にＰ を拡散
しても、Ｐ−基板上にＭ＋を拡散しても、ＰＭ接合部に
Ｎ あるいはＰ＋を拡散しても良いことは、勿論である
。
以上、述べた様に本発明によれば、溝を利用することで
、通常の拡散により、深い拡散と同じ効果を生じさせる
事が出来る。しかも拡散マスクのパターニングを変える
だけで、深い拡散層と浅い拡散層を同時に形成する事が
出来る０この様にして出来た深い拡散層をガード領域と
すれば、半導体基板に発生した深い部分の寄生電流まで
すみやかに吸収し、ラッチアップ−現象を防ぐのに大き
な効果を示す。また、同時にこの溝は、素子分離効果も
大きい。深い拡散層を形成するのに、大面積を必要とし
ないので、集積密度が増し、チップサイズを小さくする
事が出来る。
、通常の拡散により、深い拡散と同じ効果を生じさせる
事が出来る。しかも拡散マスクのパターニングを変える
だけで、深い拡散層と浅い拡散層を同時に形成する事が
出来る０この様にして出来た深い拡散層をガード領域と
すれば、半導体基板に発生した深い部分の寄生電流まで
すみやかに吸収し、ラッチアップ−現象を防ぐのに大き
な効果を示す。また、同時にこの溝は、素子分離効果も
大きい。深い拡散層を形成するのに、大面積を必要とし
ないので、集積密度が増し、チップサイズを小さくする
事が出来る。
そして、従来の拡散では、Ｎ ａｈ ）ランジスタとＰ
ａｈ トランジスタ間の幅２００μ程度必要であった
ものが、この構造により約５０μ程度まで縮める事が可
能となった・
ａｈ トランジスタ間の幅２００μ程度必要であった
ものが、この構造により約５０μ程度まで縮める事が可
能となった・
第１図は、従来の相補型半導体において、ラッチアンプ
を防ぐための構造である。 第２図（ａ）〜（ｄ）は、本発明による、深い拡散層を
形成する工程を示す。 第３図は、本発明による相補型半導体の構造例を示す。 １・・・・・・Ｎ−基板 ２・・・・・・Ｐ−
領域３・・・・・・Ｐ＋拡散領域（ガード領域）４・−
・・・・Ｎ 拡散領域（ガード領域）５・・・・・・ゲ
ート電極 ６・・・・・・ゲート酸化膜７・・・・
・・を拡散領域（Ｎ ａｈソース・ドレイン部）８・・
・・・・Ｐ 拡散領域（Ｐ ｏｈソース・ドレイン部）
９・・・・・・レジスト １ｏ・・・・・・溝１１
・・・・・・マスク用酸化膜 １２・・・・・・Ｎ＋熱拡散（リン等）１３・・・・・
・Ｎ 溝拡散領域 １４・・・・−・Ｎ 拡散領域（通常の拡散と同様）１
５・・・・・・Ｐ 溝拡散領域（深いガード領域）１６
・・・・・・Ｎ＋溝拡散領域（深いガード領域）以
上
を防ぐための構造である。 第２図（ａ）〜（ｄ）は、本発明による、深い拡散層を
形成する工程を示す。 第３図は、本発明による相補型半導体の構造例を示す。 １・・・・・・Ｎ−基板 ２・・・・・・Ｐ−
領域３・・・・・・Ｐ＋拡散領域（ガード領域）４・−
・・・・Ｎ 拡散領域（ガード領域）５・・・・・・ゲ
ート電極 ６・・・・・・ゲート酸化膜７・・・・
・・を拡散領域（Ｎ ａｈソース・ドレイン部）８・・
・・・・Ｐ 拡散領域（Ｐ ｏｈソース・ドレイン部）
９・・・・・・レジスト １ｏ・・・・・・溝１１
・・・・・・マスク用酸化膜 １２・・・・・・Ｎ＋熱拡散（リン等）１３・・・・・
・Ｎ 溝拡散領域 １４・・・・−・Ｎ 拡散領域（通常の拡散と同様）１
５・・・・・・Ｐ 溝拡散領域（深いガード領域）１６
・・・・・・Ｎ＋溝拡散領域（深いガード領域）以
上
Claims (1)
- 半導体基板に溝を形成し、前記溝の縁を拡散層とした
構造にし、ラッチアップを防止することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250163A JPS61128554A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250163A JPS61128554A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128554A true JPS61128554A (ja) | 1986-06-16 |
Family
ID=17203757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250163A Pending JPS61128554A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128554A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
-
1984
- 1984-11-27 JP JP59250163A patent/JPS61128554A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9595596B2 (en) | 2007-09-21 | 2017-03-14 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
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