JPS6244862B2 - - Google Patents
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- JPS6244862B2 JPS6244862B2 JP57060545A JP6054582A JPS6244862B2 JP S6244862 B2 JPS6244862 B2 JP S6244862B2 JP 57060545 A JP57060545 A JP 57060545A JP 6054582 A JP6054582 A JP 6054582A JP S6244862 B2 JPS6244862 B2 JP S6244862B2
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- material layer
- oxidizable
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型MOS半導体装置の製造方法に
関する。
関する。
相補型MOS半導体集積回路（CMOS IC）は従
来、同一基板上にｐチヤンネルMOS Trとｎチヤ
ンネルMOS Trを形成したものである。こうした
ｐチヤンネルMOS TrとｎチヤンネルMOS Trを
分離するために半導体基板に該基板と逆導電型の
ウエル領域を設けている。ｎ型半導体基板を用い
たCOMS ICでは、ｎチヤンネルMOS Trを基板
中のｐ−ウエル領域上に、ｐチヤンネルMOS Tr
をウエル領域以外の基板上に形成している。
来、同一基板上にｐチヤンネルMOS Trとｎチヤ
ンネルMOS Trを形成したものである。こうした
ｐチヤンネルMOS TrとｎチヤンネルMOS Trを
分離するために半導体基板に該基板と逆導電型の
ウエル領域を設けている。ｎ型半導体基板を用い
たCOMS ICでは、ｎチヤンネルMOS Trを基板
中のｐ−ウエル領域上に、ｐチヤンネルMOS Tr
をウエル領域以外の基板上に形成している。
しかしながら、上記従来構造のCMOS ICでは
P+型ソース領域（又はドレイン領域）とｎ型半
導体基板とp-ウエル領域とによる寄生pnp Trや
n+型ソース領域（又はドレイン領域）とp-ウエ
ル領域とｎ型半導体基板とによる寄生npn Trが
発生することによつてラツチアツプ現象が起き
る。ラツチアツプ現象は半導体基板及びウエル領
域の抵抗と少数キヤリアの到達確率より決まる。
到達確率はｎチヤンネルMOS Tr、ｐチヤンネル
MOS Trの素子領域間の距離で決まるために、微
細化すればラツチアツプ現象が起こり易くなり、
素子特性の低下を招く。
P+型ソース領域（又はドレイン領域）とｎ型半
導体基板とp-ウエル領域とによる寄生pnp Trや
n+型ソース領域（又はドレイン領域）とp-ウエ
ル領域とｎ型半導体基板とによる寄生npn Trが
発生することによつてラツチアツプ現象が起き
る。ラツチアツプ現象は半導体基板及びウエル領
域の抵抗と少数キヤリアの到達確率より決まる。
到達確率はｎチヤンネルMOS Tr、ｐチヤンネル
MOS Trの素子領域間の距離で決まるために、微
細化すればラツチアツプ現象が起こり易くなり、
素子特性の低下を招く。
本発明はラツチアツプ現象の防止と素子の微細
化を達成した高性能、高集積度の相補型MOS半
導体装置の製造方法を提供しようとするものであ
る。
化を達成した高性能、高集積度の相補型MOS半
導体装置の製造方法を提供しようとするものであ
る。
本発明は半導体基板上の被酸化性半導体材料層
の選択酸化による素子分離において、少なくとも
隣り合う島状の残存被酸化性半導体材料層の一方
を除去し、他方を残してウエル領域として利用
し、半導体材料層が除去された基板領域及びその
まま残した半導体材料層に異なるチヤンネルの
MOS Trを形成することによつて、ウエル分離を
不要としてラツチアツプ現象を防止した高性能、
高集積度のCMOS ICを得ることを骨子とするも
のである。
の選択酸化による素子分離において、少なくとも
隣り合う島状の残存被酸化性半導体材料層の一方
を除去し、他方を残してウエル領域として利用
し、半導体材料層が除去された基板領域及びその
まま残した半導体材料層に異なるチヤンネルの
MOS Trを形成することによつて、ウエル分離を
不要としてラツチアツプ現象を防止した高性能、
高集積度のCMOS ICを得ることを骨子とするも
のである。
(i) まず、ｐ型単結晶シリコン基板１を熱酸化し
て厚さ500Åの熱酸化膜２を成長させ、この熱
酸化膜２上に厚さ4000Åの多結晶シリコン層３
を気相成長させた後、厚さ3000Åのシリコン窒
化膜４を堆積した（第１図図示）。つづいて、
前記シリコン窒化膜４をリアクテイブイオンテ
ツチングを用いたフオトエツチング技術により
パターニングして素子領域予定部に対応する多
結晶シリコン層３上にシリコン窒化膜パターン
５１，５２……を形成した。ひきつづき、これ
らパターン５１，５２……をマスクとしてｐ型
不純物、例えばボロンを多結晶シリコン層３、
熱酸化膜２を通して基板１にイオン注入し、活
性化してｐ−型のチヤンネルストツパ領域６…
…を形成した（第２図図示）。
て厚さ500Åの熱酸化膜２を成長させ、この熱
酸化膜２上に厚さ4000Åの多結晶シリコン層３
を気相成長させた後、厚さ3000Åのシリコン窒
化膜４を堆積した（第１図図示）。つづいて、
前記シリコン窒化膜４をリアクテイブイオンテ
ツチングを用いたフオトエツチング技術により
パターニングして素子領域予定部に対応する多
結晶シリコン層３上にシリコン窒化膜パターン
５１，５２……を形成した。ひきつづき、これ
らパターン５１，５２……をマスクとしてｐ型
不純物、例えばボロンを多結晶シリコン層３、
熱酸化膜２を通して基板１にイオン注入し、活
性化してｐ−型のチヤンネルストツパ領域６…
…を形成した（第２図図示）。
(ii) 次いで、シリコン窒化膜パターン５１，５２
……を耐酸化性マスクとして多結晶シリコン層
３を選択酸化した。この時、多結晶シリコン層
３の露出部付近が酸化されて寸法変換差が0.15
μｍの素子間分離用の厚さ8000Åの厚い酸化膜
７……が形成された。なお、シリコン窒化膜パ
ターン５１，５２……下には島状の多結晶シリ
コン層８１，８２……が残存した（第３図図
示）。つづいて、シリコン窒化膜パターン５
１，５２……をCF4系のドライエツチングによ
り除去した（第４図図示）。
……を耐酸化性マスクとして多結晶シリコン層
３を選択酸化した。この時、多結晶シリコン層
３の露出部付近が酸化されて寸法変換差が0.15
μｍの素子間分離用の厚さ8000Åの厚い酸化膜
７……が形成された。なお、シリコン窒化膜パ
ターン５１，５２……下には島状の多結晶シリ
コン層８１，８２……が残存した（第３図図
示）。つづいて、シリコン窒化膜パターン５
１，５２……をCF4系のドライエツチングによ
り除去した（第４図図示）。
(iii) 次いで、隣り合う島状の残存多結晶シリコン
層８１，８２の一方の残存多結晶シリコン層８
１を含む厚い酸化膜７……上に写真蝕刻法によ
りレジストパターン９を形成し、このレジスト
パターン９及び厚い酸化膜７……をマスクとし
て露出した残存多結晶シリコン層８２をCCl4
系のリアクテイブイオンエツチングにより除去
した。この時、厚い酸化膜７……に対してセル
フアラインで残存多結晶シリコン層８２が略垂
直にエツチングされ、第５図に示す如く厚い酸
化膜７……の素子領域予定部側のオーバーハン
グ部に多結晶シリコン層１０が残存した。つづ
いて、レジストパターン９を除去した後、熱酸
化処理を施した。この時、オーバーハング部に
残存した多結晶シリコン層１０が酸化膜とな
り、前記厚い酸化膜と共にオーバーハング部の
ない素子分離膜１１が形成された。なお、同時
に島状の残存知結晶シリコン層８１表面及び残
存多結晶シリコン層８２が存在していた基板１
領域の表面に酸化膜（図示せず）が成長され
た。ひきつづき、残存多結晶シリコン層８２上
の酸化膜及び基板１上の熱酸化膜をエツチング
除去した（第６図図示）。
層８１，８２の一方の残存多結晶シリコン層８
１を含む厚い酸化膜７……上に写真蝕刻法によ
りレジストパターン９を形成し、このレジスト
パターン９及び厚い酸化膜７……をマスクとし
て露出した残存多結晶シリコン層８２をCCl4
系のリアクテイブイオンエツチングにより除去
した。この時、厚い酸化膜７……に対してセル
フアラインで残存多結晶シリコン層８２が略垂
直にエツチングされ、第５図に示す如く厚い酸
化膜７……の素子領域予定部側のオーバーハン
グ部に多結晶シリコン層１０が残存した。つづ
いて、レジストパターン９を除去した後、熱酸
化処理を施した。この時、オーバーハング部に
残存した多結晶シリコン層１０が酸化膜とな
り、前記厚い酸化膜と共にオーバーハング部の
ない素子分離膜１１が形成された。なお、同時
に島状の残存知結晶シリコン層８１表面及び残
存多結晶シリコン層８２が存在していた基板１
領域の表面に酸化膜（図示せず）が成長され
た。ひきつづき、残存多結晶シリコン層８２上
の酸化膜及び基板１上の熱酸化膜をエツチング
除去した（第６図図示）。
(iv) 次いで、再度熱酸化処理を施して島状の残存
多結晶シリコン層８１表面、及び露出した島状
の基板１領域上に夫々ゲート酸化膜１２１，１
２２を形成した。つづいて島状の残存多結晶シ
リコン層８１のチヤンネル予定部に閾値制御の
ためのｎ型不純物、例えば砒素を選択的にイオ
ン注入した。ひきつづき、全面に厚さ4000〜
6000Åの多結晶シリコン層を気相成長し、導電
性を与えるための高濃度不純物拡散を行なつた
後、パターニングしてゲート酸化膜１２１，１
２２上に夫々選択的にゲート電極１３１，１３
２を形成した（第７図図示）。
多結晶シリコン層８１表面、及び露出した島状
の基板１領域上に夫々ゲート酸化膜１２１，１
２２を形成した。つづいて島状の残存多結晶シ
リコン層８１のチヤンネル予定部に閾値制御の
ためのｎ型不純物、例えば砒素を選択的にイオ
ン注入した。ひきつづき、全面に厚さ4000〜
6000Åの多結晶シリコン層を気相成長し、導電
性を与えるための高濃度不純物拡散を行なつた
後、パターニングしてゲート酸化膜１２１，１
２２上に夫々選択的にゲート電極１３１，１３
２を形成した（第７図図示）。
(v) 次いで、光蝕刻法により残存多結晶シリコン
層８１側をレジストパターン（図示せず）で覆
つた後、該レジストパターン、素子間分離膜１
１及びゲート電極１２２をマスクとしてｐ型単
結晶シリコン基板１にｎ型不純物、例えば砒素
をイオン注入し、活性化してソース、ドレイン
領域となるn+型領域１４，１４を形成してｎ
チヤンネルMOS Tr１５を作つた。ひきつづ
き、前記レジストパターンを除去し、再度光蝕
刻法によりｎチヤンネルMOS Tr１５側をレジ
ストパターン（図示せず）で覆つた後、該レジ
ストパターン、素子間分離膜１１及びゲート電
極１２１をマスクとして島状の残存多結晶の残
存多結晶シリコン層８１にｐ型純物、例えばボ
ロンをイオン注入し、活性化してソース、ドレ
イン領域となるp+型領域１６，１６を形成し
てｐチヤンネルMOS Tr１７を作つた。こうし
た方法によりOMOS ICを製造した（第８図図
示）。
層８１側をレジストパターン（図示せず）で覆
つた後、該レジストパターン、素子間分離膜１
１及びゲート電極１２２をマスクとしてｐ型単
結晶シリコン基板１にｎ型不純物、例えば砒素
をイオン注入し、活性化してソース、ドレイン
領域となるn+型領域１４，１４を形成してｎ
チヤンネルMOS Tr１５を作つた。ひきつづ
き、前記レジストパターンを除去し、再度光蝕
刻法によりｎチヤンネルMOS Tr１５側をレジ
ストパターン（図示せず）で覆つた後、該レジ
ストパターン、素子間分離膜１１及びゲート電
極１２１をマスクとして島状の残存多結晶の残
存多結晶シリコン層８１にｐ型純物、例えばボ
ロンをイオン注入し、活性化してソース、ドレ
イン領域となるp+型領域１６，１６を形成し
てｐチヤンネルMOS Tr１７を作つた。こうし
た方法によりOMOS ICを製造した（第８図図
示）。
しかして、本発明方法によれば次のような種種
の効果を有する。
の効果を有する。
得られたCMOS ICはｐ型単結晶シリコン基
板１上に多結晶シリコン層３の選択酸化により
形成された素子間分離膜１１が設けられ、かつ
該分離膜１１で分離された島状の基板１領域に
ｎチヤンネルMOS Tr１５を、前記選択酸化に
より残存した島状の多結晶シリコン層８１にｐ
チヤンネルMOS Tr１７を夫々設けると共に、
ｐチヤンネルMOS Tr１７が形成される島状の
残存多結晶シリコン層８１が基板１に対して熱
酸化膜２で分離された構造になつている。つま
り、ウエル領域がなくなる構造となつている。
このため、従来の如くウエル領域を有する基板
からCMOS ICを造つた場合のような寄生
npnTrの発生がなく、ラツチアツプ現象のない
高性能のCMOS ICを得ることができる。
板１上に多結晶シリコン層３の選択酸化により
形成された素子間分離膜１１が設けられ、かつ
該分離膜１１で分離された島状の基板１領域に
ｎチヤンネルMOS Tr１５を、前記選択酸化に
より残存した島状の多結晶シリコン層８１にｐ
チヤンネルMOS Tr１７を夫々設けると共に、
ｐチヤンネルMOS Tr１７が形成される島状の
残存多結晶シリコン層８１が基板１に対して熱
酸化膜２で分離された構造になつている。つま
り、ウエル領域がなくなる構造となつている。
このため、従来の如くウエル領域を有する基板
からCMOS ICを造つた場合のような寄生
npnTrの発生がなく、ラツチアツプ現象のない
高性能のCMOS ICを得ることができる。
ウエル現象形成に必要な高温ドライブイン処
理が不要なため、プロセスの低温化が可能とな
り、素子特性の向上化を達成できる。
理が不要なため、プロセスの低温化が可能とな
り、素子特性の向上化を達成できる。
ウエル領域形成に必要な分離帯が不要となる
ためCMOS ICの高集積化を図ることができ
る。
ためCMOS ICの高集積化を図ることができ
る。
素子分離膜１１はｐ型単結晶シリコン基板１
上の多結晶シリコン層３の選択酸化により形成
されるため、従来法の如く基板を直接選択酸化
する方法のように基板へのストレス発生を抑制
でき、ひいては基板１の島状領域に形成される
MOS Tr（ここではｎチヤンネルMOS Tr１
５）の電気特性等を著しく改善できる。
上の多結晶シリコン層３の選択酸化により形成
されるため、従来法の如く基板を直接選択酸化
する方法のように基板へのストレス発生を抑制
でき、ひいては基板１の島状領域に形成される
MOS Tr（ここではｎチヤンネルMOS Tr１
５）の電気特性等を著しく改善できる。
なお、上記実施例では基板としてｐ型のものを
用いたが、ｎ型半導体基板を用いてCMOS ICを
製造してもよい。
用いたが、ｎ型半導体基板を用いてCMOS ICを
製造してもよい。
また、上記実施例では被酸化性半導体材料層と
して多結晶シリコン層を用いたが、非晶質シリコ
ン層を用いてCMOS ICを製造してもよい。
して多結晶シリコン層を用いたが、非晶質シリコ
ン層を用いてCMOS ICを製造してもよい。
以上詳述した如く、本発明によればラツチアツ
プ現象の防止、素子の微細化等を達成した高性
能、高集積度の相補型MOS半導体装置の製造方
法を提供できるものである。
プ現象の防止、素子の微細化等を達成した高性
能、高集積度の相補型MOS半導体装置の製造方
法を提供できるものである。
第１図〜第８図は本発明の実施例における
CMOS ICの製造工程を示す断面図である。 １……ｐ型単結晶シリコン基板、２……熱酸化
膜、３……多結晶シリコン層、５１，５２……シ
リコン窒化膜パターン、６……p-型チヤンネル
ストツパ領域、７……厚い酸化膜、８１，８２…
…島状の残存多結晶シリコン層、１１……素子間
分離膜、１２１，１２２……ゲート酸化膜、１３
１，１３２……ゲート電極、１４……n+型領
域、１５……ｎチヤンネルMOS Tr、１６……
p+型領域、１７……ｐチヤンネルMOS Tr。
CMOS ICの製造工程を示す断面図である。 １……ｐ型単結晶シリコン基板、２……熱酸化
膜、３……多結晶シリコン層、５１，５２……シ
リコン窒化膜パターン、６……p-型チヤンネル
ストツパ領域、７……厚い酸化膜、８１，８２…
…島状の残存多結晶シリコン層、１１……素子間
分離膜、１２１，１２２……ゲート酸化膜、１３
１，１３２……ゲート電極、１４……n+型領
域、１５……ｎチヤンネルMOS Tr、１６……
p+型領域、１７……ｐチヤンネルMOS Tr。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に被酸化性半導体
材料層を形成する工程と、この半導体材料層上に
複数の耐酸化性マスク材を選択的に形成する工程
と、これらの耐酸化性マスク材を用いて露出する
被酸化性半導体材料層を選択酸化して厚い酸化膜
を形成した後、これらの耐酸化性マスク材を除去
する工程と、少なくとも隣り合う二つの残存被酸
化性半導体材料層の一方をリアクテイブイオンエ
ツチングにより選択的に除去して前記半導体基板
を島状に露出させた後、前記リアクテイブイオン
エツチングにより厚い酸化膜のオーバハング部に
残存した被酸化性半導体材料層を酸化処理して島
状の半導体基板領域周囲の厚い酸化膜の側面をテ
ーパ状にする工程と、前記島状の半導体基板領域
表面及び島状の被酸化性半導体材料層表面の酸化
膜を除去した後、露出した島状の半導体基板表面
及び島状の被酸化性半導体材料層表面を再度、酸
化してゲート酸化膜を形成する工程と、これらゲ
ート酸化膜上にゲート電極を選択的に形成する工
程と、島状の半導体基板領域に第２導電型の高濃
度不純物領域を、島状の残存被酸化性半導体材料
層に第１導電型の高濃度不純物領域を、夫々少な
くともゲート電極をマスクとして形成する工程と
を具備したことを特徴とする相補型MOS半導体
装置の製造方法。 ２ 第１導電型の半導体基板上に熱酸化膜を介し
て被酸化性半導体材料層を形成することを特徴と
する特許請求の範囲第１項記載の相補型MOS半
導体装置の製造方法。 ３ 被酸化性半導体材料として多結晶シリコン又
は非晶質シリコンを用いることを特徴とする特許
請求の範囲第１項記載の相補型MOS半導体装置
の製造方法。 ４ 耐酸化性マスク材がシリコン窒化膜をパター
ニングしたものであることを特徴とする特許請求
の範囲第１項記載の相補型MOS半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060545A JPS58176964A (ja) | 1982-04-12 | 1982-04-12 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060545A JPS58176964A (ja) | 1982-04-12 | 1982-04-12 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176964A JPS58176964A (ja) | 1983-10-17 |
| JPS6244862B2 true JPS6244862B2 (ja) | 1987-09-22 |
Family
ID=13145359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060545A Granted JPS58176964A (ja) | 1982-04-12 | 1982-04-12 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176964A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113662A (ja) * | 1984-06-28 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓトランジスタ装置及びその製法 |
| JPS63117460A (ja) * | 1986-11-05 | 1988-05-21 | Nec Corp | 半導体集積回路装置の製造方法 |
| JP2812388B2 (ja) * | 1988-01-18 | 1998-10-22 | 富士通株式会社 | Ｓｏｉ半導体装置の製造方法 |
| JP4803866B2 (ja) * | 2000-07-31 | 2011-10-26 | ローム株式会社 | 半導体装置 |
-
1982
- 1982-04-12 JP JP57060545A patent/JPS58176964A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58176964A (ja) | 1983-10-17 |
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