JPS61129796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61129796A JPS61129796A JP59251118A JP25111884A JPS61129796A JP S61129796 A JPS61129796 A JP S61129796A JP 59251118 A JP59251118 A JP 59251118A JP 25111884 A JP25111884 A JP 25111884A JP S61129796 A JPS61129796 A JP S61129796A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野Ｊ
この発明は、データの書き込み、特に試験時およびデー
タ初期化等の際のデータ書き込みを高速に行なうことが
できる半導体記憶装置に関する。
タ初期化等の際のデータ書き込みを高速に行なうことが
できる半導体記憶装置に関する。
［発明の技術的背景１
一般に、半導体記憶装置（以下、単にメモリと称する）
におけるメモリセル選択部は例えば第３図のブロック図
に示すように構成されている。図において複数個のメモ
リセルがマトリクス状に配列されてメモリセルアレイ１
１が構成されている。
におけるメモリセル選択部は例えば第３図のブロック図
に示すように構成されている。図において複数個のメモ
リセルがマトリクス状に配列されてメモリセルアレイ１
１が構成されている。
このメモリセルアレイ１１内のメモリセル〈図示せず）
はＸアドレスデコーダ１２およびＸアドレスデコーダ１
３の各デコード出力信号に応じていずれか一つが選択さ
れるようになっている。上記Ｘアドレスデコーダ１２に
は、アドレス信号ＡＸ１ないしＡＸｎから同相の信号Ｂ
Ｘ１ないしＢＸｎと逆相の信号ＢＸ１ないしＢＸｎを得
るＸアドレスバッファ１４の出力信号が供給され、Ｘア
ドレスデコーダ１３には、アドレス信号ＡＹＩないしＡ
Ｙｎから同相の信号ＢＹ１ないしＢＹｍと逆相の信号Ｂ
ＹＩないしＢＹｍを得るＹアドレスバッフ？１５の出力
信号が供給される。
はＸアドレスデコーダ１２およびＸアドレスデコーダ１
３の各デコード出力信号に応じていずれか一つが選択さ
れるようになっている。上記Ｘアドレスデコーダ１２に
は、アドレス信号ＡＸ１ないしＡＸｎから同相の信号Ｂ
Ｘ１ないしＢＸｎと逆相の信号ＢＸ１ないしＢＸｎを得
るＸアドレスバッファ１４の出力信号が供給され、Ｘア
ドレスデコーダ１３には、アドレス信号ＡＹＩないしＡ
Ｙｎから同相の信号ＢＹ１ないしＢＹｍと逆相の信号Ｂ
ＹＩないしＢＹｍを得るＹアドレスバッフ？１５の出力
信号が供給される。
いま、図示するように×アドレスがｎビット、Ｙアドレ
スがｍビットのメモリの場合、メモリセルアレイ１１内
には２ （ｍ＋ ｎ １個のメモリセルが設けられる。
スがｍビットのメモリの場合、メモリセルアレイ１１内
には２ （ｍ＋ ｎ １個のメモリセルが設けられる。
そして、上記Ｘアドレスデコーダ１２およびＸアドレス
デコーダ１３のデコード出力信号に応じて、そのうちの
任意の１個が選択され、この選択されたメモリセルに対
して図示しないデータ書き込み読み出し回路を介してデ
ータの書き込み、読み出しが行なわれる。
デコーダ１３のデコード出力信号に応じて、そのうちの
任意の１個が選択され、この選択されたメモリセルに対
して図示しないデータ書き込み読み出し回路を介してデ
ータの書き込み、読み出しが行なわれる。
［背景技術の問題点］
ところで上記従来のメモリでは、入力アドレス信号とメ
モリセルアレイ１１内のメモリセルとが一対一に対応し
ているので、全てのメモリセルにデータを書き込むため
には当然のことながら全メモリセルを順次選択しなけれ
ばならない。また全メモリセルを選択するにはアドレス
を２（ｍ＋ｎ１回変化させる必要がある。
モリセルアレイ１１内のメモリセルとが一対一に対応し
ているので、全てのメモリセルにデータを書き込むため
には当然のことながら全メモリセルを順次選択しなけれ
ばならない。また全メモリセルを選択するにはアドレス
を２（ｍ＋ｎ１回変化させる必要がある。
ところで、メモリでは実際にデータを轡き込み、次にこ
れを読み出すことにより試駆を行なったり、全てのメモ
リセルのデータを同一データに設定または所定のビット
パターンを形成するいわゆるデータの初期化を行なう必
要があり、このような場合、全てのメモリセルに対して
データの書き込みが行なわれる。上記したように従来の
メモリでは、全てのメモリセルにデータの古き込みを行
なうためには全メモリセルを順次選択しなければならな
い。この結果、データの固き込みに長時間を要し、今後
、メモリの集積度の向上に伴い、記憶容量が増大するに
つれその時間は益々長くなるという問題点がある。
れを読み出すことにより試駆を行なったり、全てのメモ
リセルのデータを同一データに設定または所定のビット
パターンを形成するいわゆるデータの初期化を行なう必
要があり、このような場合、全てのメモリセルに対して
データの書き込みが行なわれる。上記したように従来の
メモリでは、全てのメモリセルにデータの古き込みを行
なうためには全メモリセルを順次選択しなければならな
い。この結果、データの固き込みに長時間を要し、今後
、メモリの集積度の向上に伴い、記憶容量が増大するに
つれその時間は益々長くなるという問題点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、データの書き込み、特に試験時および
データ初期化の際のデータ書き込みに要する時間の短縮
化が実現できる半導体記憶装置を提供することにある。
ありその目的は、データの書き込み、特に試験時および
データ初期化の際のデータ書き込みに要する時間の短縮
化が実現できる半導体記憶装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明の半導体記憶装置にあ
っては、ＸアドレスバッファとＸアドレスデコーダ間の
信号線の途中に、一方入力端子には対応するビットのＸ
アドレス信号と同相の信号および逆相の信号のそれぞれ
が供給され、他方入力端子には制御信号が並列に供給さ
れる２個の第１のゲート回路を設け、かつＸアドレスバ
ッファと上記Ｙアドレスデコーダ間の信号線の途中に、
一方入力端子には対応するビットのＹアドレス信号と同
相の信号および逆相の信号のそれぞれが供給され、他方
入力端子には上記制御信号が並列に供給される２個の第
２のゲート回路を設け、上記制御信号を活性化すること
によりＸアドレスバッファもしくはＸアドレスバッファ
からの出力信号を遮断し、Ｘアドレスバッファもしくは
Ｘアドレスバッファからの出力信号とは無関係にＸアド
レスデコーダもしくはＹアドレスデコーダへのビット入
力信号をそれぞれ同一レベルに設定するようにしている
。
っては、ＸアドレスバッファとＸアドレスデコーダ間の
信号線の途中に、一方入力端子には対応するビットのＸ
アドレス信号と同相の信号および逆相の信号のそれぞれ
が供給され、他方入力端子には制御信号が並列に供給さ
れる２個の第１のゲート回路を設け、かつＸアドレスバ
ッファと上記Ｙアドレスデコーダ間の信号線の途中に、
一方入力端子には対応するビットのＹアドレス信号と同
相の信号および逆相の信号のそれぞれが供給され、他方
入力端子には上記制御信号が並列に供給される２個の第
２のゲート回路を設け、上記制御信号を活性化すること
によりＸアドレスバッファもしくはＸアドレスバッファ
からの出力信号を遮断し、Ｘアドレスバッファもしくは
Ｘアドレスバッファからの出力信号とは無関係にＸアド
レスデコーダもしくはＹアドレスデコーダへのビット入
力信号をそれぞれ同一レベルに設定するようにしている
。
このような半導体記憶装置によれば、上記制御信号に基
づいて同一レベルに設定されたＸアドレスデコーダもし
くはＹアドレスデコーダへのビット入力信号以外の信号
によりメモリセルアレイ内の複数のメモリセルが同時に
選択できる。このため、それぞれのメモリセルに同一デ
ータを並列に書き込むことができ、これにより全てのメ
モリセルに対してデータ書き込みを行なう際の時間の短
縮化が達成される。
づいて同一レベルに設定されたＸアドレスデコーダもし
くはＹアドレスデコーダへのビット入力信号以外の信号
によりメモリセルアレイ内の複数のメモリセルが同時に
選択できる。このため、それぞれのメモリセルに同一デ
ータを並列に書き込むことができ、これにより全てのメ
モリセルに対してデータ書き込みを行なう際の時間の短
縮化が達成される。
［発明の実施例１
以下、図面を参照してこの発明の半導体記憶装置の一実
施例を説明する。
施例を説明する。
第１図はこの発明に係る半導体記憶装置の構成を示すブ
ロック図であり、航記憶３図と対応する箇所には同一符
号を付している。
ロック図であり、航記憶３図と対応する箇所には同一符
号を付している。
この実施例装置が前記第３図の従来装置と異なっている
ところは、Ｘアドレスバッファ１４からＸアドレスデコ
ーダ１２に供給される最上位ビットの信号ＢＸｎ、ＢＸ
ｎが伝達される一対の信号Ｉ！１６．１７の途中に２１
［！ｉｔのオアゲート１８．１９が設けられ、かつＹア
ドレスバッファ１５からＹアドレスデコーダ１３に供給
される最上位ビットの信号ＢＹｍ。
ところは、Ｘアドレスバッファ１４からＸアドレスデコ
ーダ１２に供給される最上位ビットの信号ＢＸｎ、ＢＸ
ｎが伝達される一対の信号Ｉ！１６．１７の途中に２１
［！ｉｔのオアゲート１８．１９が設けられ、かつＹア
ドレスバッファ１５からＹアドレスデコーダ１３に供給
される最上位ビットの信号ＢＹｍ。
ＢＹｍが伝達される一対の信号線２０．２１の途中に２
＠のオアゲート２２．２３が設けられているところであ
る。
＠のオアゲート２２．２３が設けられているところであ
る。
そして上記ナントゲート１８．１９の一方入力端子には
信号ＢＸｎ、ＢＸｎがそれぞれ供給され、他方入力端子
にはこのメモリの試験時もしくは初期化の際に゛０″レ
ベルに設定される制卸信号ＴＳＴがインバータ２４を介
して並列に供給されている。同様に上記ナントゲート２
２．２３の一方入力端子には信号ＢＹｍ、ＢＹｍがそれ
ぞれ供給され、他方入力端子には上記ＩＩＩＩＩｍ信号
ＴＳＴがインバータ２４を介して並列に供給されている
。
信号ＢＸｎ、ＢＸｎがそれぞれ供給され、他方入力端子
にはこのメモリの試験時もしくは初期化の際に゛０″レ
ベルに設定される制卸信号ＴＳＴがインバータ２４を介
して並列に供給されている。同様に上記ナントゲート２
２．２３の一方入力端子には信号ＢＹｍ、ＢＹｍがそれ
ぞれ供給され、他方入力端子には上記ＩＩＩＩＩｍ信号
ＴＳＴがインバータ２４を介して並列に供給されている
。
このような構成において、上記制卸信号ＴＳＴが′″１
”レベルにされている場合、インバータ２４の出力信号
ＴＳＴは“０″レベルにされる。これにより、上記各オ
アゲート１８．１９．２２．２３はＸアドレスバッファ
１４、Ｙアドレスバッファ１５の出力信号をそのままの
レベルでＸアドレスデコーダ１２、Ｙアドレスデコーダ
１３に出力する。この場合、メモリセルアレイ１１内の
各メモリセルはＸアドレスデコーダ１２およびＹアドレ
スデコーダ１３の出力信号に応じていずれか一つのみが
選択される。すなわち、制御信号ＴＳＴが“１Ｈにされ
ているとき、このメモリは通常の動作を行なう。
”レベルにされている場合、インバータ２４の出力信号
ＴＳＴは“０″レベルにされる。これにより、上記各オ
アゲート１８．１９．２２．２３はＸアドレスバッファ
１４、Ｙアドレスバッファ１５の出力信号をそのままの
レベルでＸアドレスデコーダ１２、Ｙアドレスデコーダ
１３に出力する。この場合、メモリセルアレイ１１内の
各メモリセルはＸアドレスデコーダ１２およびＹアドレ
スデコーダ１３の出力信号に応じていずれか一つのみが
選択される。すなわち、制御信号ＴＳＴが“１Ｈにされ
ているとき、このメモリは通常の動作を行なう。
次に制御信号ＴＳＴが“０′°にされると、インバータ
２４の出力信号ＴＳＴが“１パレベルにされる。これに
より、上記各オアゲート１８．１９．２２．２３はＸア
ドレスバッファ１４、Ｙアドレスバッファ１５の出力信
号にかかわらず全て信号ＴＳＴと同じ″１″レベルにさ
れる。すなわち、このときＸアドレスバッファ１４、Ｙ
アドレスバッファ１５の出力信号は遮断状態にされ、Ｘ
アドレスデコーダ１２ｆ３よびＹアドレスデコーダ１３
の最上位ビットには信号ＢＸｎ、ＢＸｎおよびＢＹｍ、
ＢＹｍとして制御信号ＴＳＴの反転レベル信号である“
′１パレベルの信号が出力される。ここで上記メモリセ
ルアレイ１１内のメモリセルは、Ｘアドレスデコーダ１
２およびＹアドレスデコーダ１３への入力信号が゛′１
″レベルにされたときに選択されるとする。すると、Ｘ
アドレスデコーダ１２およびＹアドレスデコーダ１３の
最上位ビットは常時選択された状態にされる。
２４の出力信号ＴＳＴが“１パレベルにされる。これに
より、上記各オアゲート１８．１９．２２．２３はＸア
ドレスバッファ１４、Ｙアドレスバッファ１５の出力信
号にかかわらず全て信号ＴＳＴと同じ″１″レベルにさ
れる。すなわち、このときＸアドレスバッファ１４、Ｙ
アドレスバッファ１５の出力信号は遮断状態にされ、Ｘ
アドレスデコーダ１２ｆ３よびＹアドレスデコーダ１３
の最上位ビットには信号ＢＸｎ、ＢＸｎおよびＢＹｍ、
ＢＹｍとして制御信号ＴＳＴの反転レベル信号である“
′１パレベルの信号が出力される。ここで上記メモリセ
ルアレイ１１内のメモリセルは、Ｘアドレスデコーダ１
２およびＹアドレスデコーダ１３への入力信号が゛′１
″レベルにされたときに選択されるとする。すると、Ｘ
アドレスデコーダ１２およびＹアドレスデコーダ１３の
最上位ビットは常時選択された状態にされる。
この状態で最下位ビットの×アドレス信号ＡＸ１ないし
最上位ビットより１ビツト下位のＸアドレス信号ＡＸｎ
−１を順次変化させるとともに、最下位ビットのＹアド
レス信号ＡＹＩないし最上位ビットより１ビツト下位の
Ｙアドレス信号ＡＹｎ−１を順次変化させることにより
、最上位ビットのＸ、Ｙアドレス信ＳＡＸｎＳＡＹｍを
変化させずにメモリセルアレイ１１内の全てのメモリセ
ルを選択することができる。
最上位ビットより１ビツト下位のＸアドレス信号ＡＸｎ
−１を順次変化させるとともに、最下位ビットのＹアド
レス信号ＡＹＩないし最上位ビットより１ビツト下位の
Ｙアドレス信号ＡＹｎ−１を順次変化させることにより
、最上位ビットのＸ、Ｙアドレス信ＳＡＸｎＳＡＹｍを
変化させずにメモリセルアレイ１１内の全てのメモリセ
ルを選択することができる。
ここで、Ｘアドレスデコーダ１２およびＹアドレスデコ
ーダ１３の最上位ビットが常時選択された状態にされて
いるということはメモリセルアレイ１１が４分割された
と等１ｉｌｌｉな状態となる。従って、Ｘアドレス信号
ＡＸ１ないしＡＸｎ−１およびＹアドレス信号ＡＹ１な
いしＡＹｎ−１を順次変化させ、同時にデータ書き込み
読み出し回路によりデータの書き込みを行なうことによ
り、４分割されたメモリセルアレイ１１内の各ブロック
の対応する位四の４１１１のメモリセルでは並列に同一
データの書き込みが行われる。従って、このメモリの試
験やデータの初期化等の際、全メモリセルに対するデー
タ書き込み時間は従来のようにメモリセルを１ビツトず
つ選択する場合に比較して１７′４に短縮される。
ーダ１３の最上位ビットが常時選択された状態にされて
いるということはメモリセルアレイ１１が４分割された
と等１ｉｌｌｉな状態となる。従って、Ｘアドレス信号
ＡＸ１ないしＡＸｎ−１およびＹアドレス信号ＡＹ１な
いしＡＹｎ−１を順次変化させ、同時にデータ書き込み
読み出し回路によりデータの書き込みを行なうことによ
り、４分割されたメモリセルアレイ１１内の各ブロック
の対応する位四の４１１１のメモリセルでは並列に同一
データの書き込みが行われる。従って、このメモリの試
験やデータの初期化等の際、全メモリセルに対するデー
タ書き込み時間は従来のようにメモリセルを１ビツトず
つ選択する場合に比較して１７′４に短縮される。
第２図は上記実施例装置におけるメモリセルアレイ１１
およびＸ、Ｙアドレスデコーダ１２．１３を具体化した
回路図である。なお、この場合、説明を明確化するため
にメモリセルアレイ１１としては、Ｘアドレス方向およ
びＹアドレス方向それぞれにデータの書み込みおよび読
み出しが可能な４ビツト分のメモリセルが配列された１
６ビツト構成のものを示している。従ってこの場合、前
記Ｘアドレスバッファ１４からＸアドレスデコーダ１２
に供給される信号Ｇ、ｔＢＸ１．ＢＸ１と８Ｘ２、ＢＸ
２ｆ７）４種類であり、前記Ｙアドレスバッファ１５が
らＹアドレスデコーダ１３に供給される信号もＢＹｌ、
の第２図では各メモリセルに対してデータの書き込み、
読み出しを行なう４個のデータ８き込み゛読み出し回路
２５ないし２８が示されている。
およびＸ、Ｙアドレスデコーダ１２．１３を具体化した
回路図である。なお、この場合、説明を明確化するため
にメモリセルアレイ１１としては、Ｘアドレス方向およ
びＹアドレス方向それぞれにデータの書み込みおよび読
み出しが可能な４ビツト分のメモリセルが配列された１
６ビツト構成のものを示している。従ってこの場合、前
記Ｘアドレスバッファ１４からＸアドレスデコーダ１２
に供給される信号Ｇ、ｔＢＸ１．ＢＸ１と８Ｘ２、ＢＸ
２ｆ７）４種類であり、前記Ｙアドレスバッファ１５が
らＹアドレスデコーダ１３に供給される信号もＢＹｌ、
の第２図では各メモリセルに対してデータの書き込み、
読み出しを行なう４個のデータ８き込み゛読み出し回路
２５ないし２８が示されている。
メモリセルアレイ１１では１６囮のメモリセルＭＣＩな
いしＭＣ１６が縦方向（Ｙ方向）および横方向（Ｙ方向
）にそれぞれ４１１１ずっマトリクス状に配列されてい
る。そして横方向で同一列に配列されているそれぞれ４
個のメモリセルＭＣは４本のワードｌ１ＷＬ１ないしＷ
Ｌ４のいずれか１本に共通接続されている。また縦方向
で同一列に配ＦＪされているそれぞれ４四のメモリセル
ＭＣは各一対のビットｌｌ８Ｌ、ＢＬに共通接続されて
いる。
いしＭＣ１６が縦方向（Ｙ方向）および横方向（Ｙ方向
）にそれぞれ４１１１ずっマトリクス状に配列されてい
る。そして横方向で同一列に配列されているそれぞれ４
個のメモリセルＭＣは４本のワードｌ１ＷＬ１ないしＷ
Ｌ４のいずれか１本に共通接続されている。また縦方向
で同一列に配ＦＪされているそれぞれ４四のメモリセル
ＭＣは各一対のビットｌｌ８Ｌ、ＢＬに共通接続されて
いる。
そして上記各一対のビットＩＢＬ、ＢＬは上記４個のデ
ータ書き込み読み出し回路２５ないし２８のうち対応す
るものにそれぞれ接続されている。
ータ書き込み読み出し回路２５ないし２８のうち対応す
るものにそれぞれ接続されている。
上記４個のデータ書き込み読み出し回路２５ないし２８
はデータ入出力線２９を介して外部との間で書き込みデ
ータもしくは読み出しデータが転送可能にされ、対応す
るＸアドレスデコーダ１２からのビット出力信号が“１
″レベルにされたもののみがそこに接続されているビッ
ト線ＢＬ、ＢＬを通じて４個のメモリセルに対しデータ
の書き込みもしくは読み出しを行なう。
はデータ入出力線２９を介して外部との間で書き込みデ
ータもしくは読み出しデータが転送可能にされ、対応す
るＸアドレスデコーダ１２からのビット出力信号が“１
″レベルにされたもののみがそこに接続されているビッ
ト線ＢＬ、ＢＬを通じて４個のメモリセルに対しデータ
の書き込みもしくは読み出しを行なう。
Ｘアドレスデコーダ１２は例えば４ＷＡの２人力ナンド
ゲート３１ないし３４とこれら各ナントゲート３１ない
し３４の出力信号を反転するインバータ３５ないし３８
で構成されている。上記ナントゲート３１には信号ＢＸ
１．ＢＸ２が並列に供給されている。そしてこのナント
ゲート３１の出力信号は上記インバータ３５を介して一
つのデータ書き込み読み出し回路２５に供給されている
。上記ナントゲート３２には信号ＢＸ１．ＢＸ２が並列
に供給されている。そしてこのナントゲート３２の出力
信号は上記インバータ３６を介して一つのデータ層き込
み読み出し回路２６に供給されている。上記ナントゲー
ト３３には信号ＢＸ１、ＢＸ２が並列に供給されている
。そしてこのナントゲート３３の出力信号は上記インバ
ータ３１を介して一つのデータ書き込み読み出し回路２
７に供給されている。上記ナントゲート３４には信号Ｂ
Ｘ１．ＢＸ２が並列に供給されている。そしてこのナン
トゲート３４の出力信号は上記インバータ３８を介して
一つのデータ書き込み読み出し回路２８に供給されてい
る。
ゲート３１ないし３４とこれら各ナントゲート３１ない
し３４の出力信号を反転するインバータ３５ないし３８
で構成されている。上記ナントゲート３１には信号ＢＸ
１．ＢＸ２が並列に供給されている。そしてこのナント
ゲート３１の出力信号は上記インバータ３５を介して一
つのデータ書き込み読み出し回路２５に供給されている
。上記ナントゲート３２には信号ＢＸ１．ＢＸ２が並列
に供給されている。そしてこのナントゲート３２の出力
信号は上記インバータ３６を介して一つのデータ層き込
み読み出し回路２６に供給されている。上記ナントゲー
ト３３には信号ＢＸ１、ＢＸ２が並列に供給されている
。そしてこのナントゲート３３の出力信号は上記インバ
ータ３１を介して一つのデータ書き込み読み出し回路２
７に供給されている。上記ナントゲート３４には信号Ｂ
Ｘ１．ＢＸ２が並列に供給されている。そしてこのナン
トゲート３４の出力信号は上記インバータ３８を介して
一つのデータ書き込み読み出し回路２８に供給されてい
る。
Ｙアドレスデコーダ１３も上記Ｘアドレスデコーダ１２
と同様に４個の２人力ナンドゲート４１ないし４４とこ
れら各ナントゲート４１ないし４４の出力信号を反転す
るインバータ４５ないし４８で構成されている。上記ナ
ントゲート４１には信号ＢＹ１．ＢＹ２が並列に供給さ
れている。そしてこのナントゲート４１の出力信号は上
記インバータ４５を介して上記ワード線ＷＬ１に供給さ
れている。上記ナントゲート４２には信号ＢＹ１．ＢＹ
２が並列に供給されている。そしてこのナントゲート４
２の出力信号は上記インバータ４６を介して上記ワード
線ＷＬ２に供給されている。上記ナントゲート４３には
信号ＢＹ１、ＢＹ２が並列に供給されている。そしてこ
のナントゲート４３の出力信号は上記インバータ４７を
介して上記ワード線ＷＬ３に供給されている。
と同様に４個の２人力ナンドゲート４１ないし４４とこ
れら各ナントゲート４１ないし４４の出力信号を反転す
るインバータ４５ないし４８で構成されている。上記ナ
ントゲート４１には信号ＢＹ１．ＢＹ２が並列に供給さ
れている。そしてこのナントゲート４１の出力信号は上
記インバータ４５を介して上記ワード線ＷＬ１に供給さ
れている。上記ナントゲート４２には信号ＢＹ１．ＢＹ
２が並列に供給されている。そしてこのナントゲート４
２の出力信号は上記インバータ４６を介して上記ワード
線ＷＬ２に供給されている。上記ナントゲート４３には
信号ＢＹ１、ＢＹ２が並列に供給されている。そしてこ
のナントゲート４３の出力信号は上記インバータ４７を
介して上記ワード線ＷＬ３に供給されている。
上記ナントゲート４４には信号ＢＹ１、ＢＹ２が並列に
供給されている。そしてこのナントゲート４４の出力信
号は上記インバータ４８を介して上記ワード＄１ｌＷＬ
４に供給されている。
供給されている。そしてこのナントゲート４４の出力信
号は上記インバータ４８を介して上記ワード＄１ｌＷＬ
４に供給されている。
このような構成においていま、前記制御信号ＴＳＴが１
１０ Ｉ＋レベルに設定され、Ｘアドレスバッファ１４
の出力信号ＢＸ２、ＢＸ２およびＹアドレスバッファ１
５の出力信号ＢＹ２、ＢＹ２がそれぞれ“°１″レベル
にされたとする。このとき、Ｘアドレスデコーダ１２、
Ｙアドレスデコーダ１３内のナントゲート２１ないし２
４および４１ないし４４の各一方入力端子には１”レベ
ルの信号が入力されることになる。この状態で信号ＢＸ
１がパ１”レベルにされていれば、Ｘアドレスデコーダ
１２内の２個のナントゲート３２．３４の出力信号が共
に゛０パレベルにされる。この結果、データ門き込み読
み出し回路２６．２８に“１”レベルの信号が供給され
、この両データ書き込み読み出し回路２６．２８に各一
対のビット線ＢＬ、ＢＬを介して接続されているそれぞ
れ４個ずつのメモリセルＭＣ５ないしＭＣ８およびＭＣ
１３ないしＭ Ｃ１６でデータの書き込みもしくは読み
出しが可能にされる。ざらにこの状態で信号ＢＹ１が“
１°゛レベルにされると。
１０ Ｉ＋レベルに設定され、Ｘアドレスバッファ１４
の出力信号ＢＸ２、ＢＸ２およびＹアドレスバッファ１
５の出力信号ＢＹ２、ＢＹ２がそれぞれ“°１″レベル
にされたとする。このとき、Ｘアドレスデコーダ１２、
Ｙアドレスデコーダ１３内のナントゲート２１ないし２
４および４１ないし４４の各一方入力端子には１”レベ
ルの信号が入力されることになる。この状態で信号ＢＸ
１がパ１”レベルにされていれば、Ｘアドレスデコーダ
１２内の２個のナントゲート３２．３４の出力信号が共
に゛０パレベルにされる。この結果、データ門き込み読
み出し回路２６．２８に“１”レベルの信号が供給され
、この両データ書き込み読み出し回路２６．２８に各一
対のビット線ＢＬ、ＢＬを介して接続されているそれぞ
れ４個ずつのメモリセルＭＣ５ないしＭＣ８およびＭＣ
１３ないしＭ Ｃ１６でデータの書き込みもしくは読み
出しが可能にされる。ざらにこの状態で信号ＢＹ１が“
１°゛レベルにされると。
Ｙアドレスデコーダ１２内の２個のナントゲート４２．
４４の出力信号が共に０”レベルにされ、２本のワード
線ＷＬ２、ＷＬ４に１”レベルの信号が出力される。従
って、上記選択された２本のワード線ＷＬ２、ＷＬ４そ
れぞれと予めデータの書き込みもしくは読み出しが可能
にされているメモリセルＭＣ５ないしＭＣ８およびＭＣ
１３ないしＭＣ１６が接続されているビット１ｉｉＢＬ
、ＢＬとの交差点に配置されているメモリセルＭＣ６、
ＭＣ８、ＭＣ１４、ＭＣ１６が選択され、これらのメモ
リセルに対してデータの書き込みもしくは読み出しが行
われる。
４４の出力信号が共に０”レベルにされ、２本のワード
線ＷＬ２、ＷＬ４に１”レベルの信号が出力される。従
って、上記選択された２本のワード線ＷＬ２、ＷＬ４そ
れぞれと予めデータの書き込みもしくは読み出しが可能
にされているメモリセルＭＣ５ないしＭＣ８およびＭＣ
１３ないしＭＣ１６が接続されているビット１ｉｉＢＬ
、ＢＬとの交差点に配置されているメモリセルＭＣ６、
ＭＣ８、ＭＣ１４、ＭＣ１６が選択され、これらのメモ
リセルに対してデータの書き込みもしくは読み出しが行
われる。
次にＹアドレスが変化して信号ＢＹＩの代わりに８Ｙ１
が゛１″レベルにされると、Ｙアドレスデコーダ１２内
の２個のナントゲート４１．４３の出力信号が共に“０
”レベルにされ、２本のワード線ＷＬ１、ＷＬ３に“１
”レベルの信号が出力される。このときはメモリセルＭ
Ｃ５、ＭＣ７、ＭＣ１３、ＭＣ１５が選択され、これら
のメモリセルに対してデータの書き込みもしくは読み出
しが行われる。
が゛１″レベルにされると、Ｙアドレスデコーダ１２内
の２個のナントゲート４１．４３の出力信号が共に“０
”レベルにされ、２本のワード線ＷＬ１、ＷＬ３に“１
”レベルの信号が出力される。このときはメモリセルＭ
Ｃ５、ＭＣ７、ＭＣ１３、ＭＣ１５が選択され、これら
のメモリセルに対してデータの書き込みもしくは読み出
しが行われる。
さらに次に信号ＢＹ１が°゛１”レベルの状態のままで
、信号ＢＸ１の代わりにＢ×１が゛１″レベルにされる
と、Ｘアドレスデコーダ１２内の２個のナントゲート３
１．３３の出力信号が共に“Ｏ″レベルされてデータ書
き込み読み出し回路２５．２１に゛１パレベルの信号が
供給される。そして、この両データ書き込み読み出し回
路２５．２１に各一対のビット線ＢＬ、ＢＬを介して接
続されているそれぞれ４個ずつのメモリセルＭＣＩない
しＭＣ４およびＭＣ９ないしＭＣ１２でデータの古き込
みもしくは読み出しが可能にされる。従ってこのときは
メモリセルＭＣ１、ＭＣ３，ＭＣ９、ＭＣ１１が選択さ
れ、これらのメモリセルに対してデータの書き込みもし
くは読み出しが行われる。
、信号ＢＸ１の代わりにＢ×１が゛１″レベルにされる
と、Ｘアドレスデコーダ１２内の２個のナントゲート３
１．３３の出力信号が共に“Ｏ″レベルされてデータ書
き込み読み出し回路２５．２１に゛１パレベルの信号が
供給される。そして、この両データ書き込み読み出し回
路２５．２１に各一対のビット線ＢＬ、ＢＬを介して接
続されているそれぞれ４個ずつのメモリセルＭＣＩない
しＭＣ４およびＭＣ９ないしＭＣ１２でデータの古き込
みもしくは読み出しが可能にされる。従ってこのときは
メモリセルＭＣ１、ＭＣ３，ＭＣ９、ＭＣ１１が選択さ
れ、これらのメモリセルに対してデータの書き込みもし
くは読み出しが行われる。
次に信号ＢＸ１が゛１°°レベルのままで、信号ＢＹ１
が゛１″レベルにされると、Ｙアドレスデコーダ１３内
の２個のナントゲート４２．４４の出力信号が共に“Ｏ
′ルベルにされ、２本のワード線ＷＬ２、ＷＬ４に゛１
ルベルの信号が出力される。このときはメモリセルＭＣ
２、ＭＣ４、ＭＣ１０、ＭＣ１２が選択され、これらの
メモリセルに対してデータの書き込みもしくは読み出し
が行われる。
が゛１″レベルにされると、Ｙアドレスデコーダ１３内
の２個のナントゲート４２．４４の出力信号が共に“Ｏ
′ルベルにされ、２本のワード線ＷＬ２、ＷＬ４に゛１
ルベルの信号が出力される。このときはメモリセルＭＣ
２、ＭＣ４、ＭＣ１０、ＭＣ１２が選択され、これらの
メモリセルに対してデータの書き込みもしくは読み出し
が行われる。
このように信号ＢＸ２、ＢＸ２および信号ＢＹ２、ＢＹ
２がそれぞれ“１″レベルにされているときに、メモリ
セルアレイ１１内の１６個のメモリセルはＭＣＩ、ＭＣ
２、ＭＣ５、ＭＣ６のブロック、ＭＣ３、ＭＣ４、ＭＣ
７、ＭＣ８のブロック、ＭＣ９、ＭＣ１０、ＭＣｌ３、
ＭＣ１４のブロックおよびＭＣ１１、ＭＣＩ２、ＭＣ１
５、ＭＣ１６のブロックからなる４ｒＩＡのブロックに
分割され、下位ビットのＸ、Ｙアドレスを変化させるこ
とによって上記４ブロツク内の対応する位置に配置され
ている４個のメモリセルが並列に選択される。
２がそれぞれ“１″レベルにされているときに、メモリ
セルアレイ１１内の１６個のメモリセルはＭＣＩ、ＭＣ
２、ＭＣ５、ＭＣ６のブロック、ＭＣ３、ＭＣ４、ＭＣ
７、ＭＣ８のブロック、ＭＣ９、ＭＣ１０、ＭＣｌ３、
ＭＣ１４のブロックおよびＭＣ１１、ＭＣＩ２、ＭＣ１
５、ＭＣ１６のブロックからなる４ｒＩＡのブロックに
分割され、下位ビットのＸ、Ｙアドレスを変化させるこ
とによって上記４ブロツク内の対応する位置に配置され
ている４個のメモリセルが並列に選択される。
なお、上記実施例装置ではメモリセルアレイ１１を１／
４分割する場合について説明したが、これはＸおよびＹ
アドレスバッファ１４．１５の最上位から１ビツトだけ
下位のビットについても同様な回路を設けることにより
メモリセルアレイ１１を１６分割することもできる。ま
た、上記メモリを実際に０ＭＯ８構成で集積回路化する
場合、上記オアゲート１８．１９．２２．２３はそのま
ま構成することができないので、このような場合にはそ
れぞれをノアゲートとインバータとの組合せで構成する
ようにしてもよい。また、Ｘアドレスデコーダ１２およ
びＹアドレスデコーダ１３の構成は必ずしも第２図のよ
うでなくともよい。
４分割する場合について説明したが、これはＸおよびＹ
アドレスバッファ１４．１５の最上位から１ビツトだけ
下位のビットについても同様な回路を設けることにより
メモリセルアレイ１１を１６分割することもできる。ま
た、上記メモリを実際に０ＭＯ８構成で集積回路化する
場合、上記オアゲート１８．１９．２２．２３はそのま
ま構成することができないので、このような場合にはそ
れぞれをノアゲートとインバータとの組合せで構成する
ようにしてもよい。また、Ｘアドレスデコーダ１２およ
びＹアドレスデコーダ１３の構成は必ずしも第２図のよ
うでなくともよい。
［発明の効果］
以上説明したようにこの発明によれば、データの書き込
み、特に試験時およびデータ初期化の際のデータ書き込
みに要する時間の短縮化が実現できる半導体記憶装置を
提供することができる。
み、特に試験時およびデータ初期化の際のデータ書き込
みに要する時間の短縮化が実現できる半導体記憶装置を
提供することができる。
第１図はこの発明の半導体記憶装置の一実施例の構成を
示すブロック図、第２図は上記実施例装置の一部分を具
体的に示す回路図、第３図は従来装置の構成を示すブロ
ック図である。 １１・・・メモリセルアレイ、１２・・・Ｘアドレスデ
コーダ、１３・・・Ｙアドレスデコーダ、１４・・・Ｘ
アドレスバッファ、１５・・・Ｙアドレスバッファ、１
８．１９．２２゜２３・・・オアゲート、２５．２６．
２７．２８・・・データ書き込み読み出し回路、ＭＣ・
・・メモリセル、ＷＬ・・・ワード線。
示すブロック図、第２図は上記実施例装置の一部分を具
体的に示す回路図、第３図は従来装置の構成を示すブロ
ック図である。 １１・・・メモリセルアレイ、１２・・・Ｘアドレスデ
コーダ、１３・・・Ｙアドレスデコーダ、１４・・・Ｘ
アドレスバッファ、１５・・・Ｙアドレスバッファ、１
８．１９．２２゜２３・・・オアゲート、２５．２６．
２７．２８・・・データ書き込み読み出し回路、ＭＣ・
・・メモリセル、ＷＬ・・・ワード線。
Claims (3)
- （１）Ｘ方向およびＹ方向からアドレス指定されるメモ
リセルアレイと、上記メモリセルアレイをＸ方向にアド
レス指定するＸアドレスデコーダと、上記メモリセルア
レイをＹ方向にアドレス指定するＹアドレスデコーダと
、複数ビットのＸアドレス信号が供給され各ビット毎に
Ｘアドレス信号と同相の信号および逆相の信号を発生し
て上記Ｘアドレスデコーダに供給するＸアドレスバッフ
ァと、複数ビットのＹアドレス信号が供給され各ビット
毎にＹアドレス信号と同相の信号および逆相の信号を発
生し上記Ｙアドレスデコーダに供給するＹアドレスバッ
ファと、上記Ｘアドレスバッファと上記Ｘアドレスデコ
ーダ間の信号線の途中に挿入され、一方入力端子には対
応するビットのＸアドレス信号と同相の信号および逆相
の信号のそれぞれが供給され、他方入力端子には制御信
号が並列に供給され、制御信号に応じてＸアドレス信号
と同相の信号および逆相の信号を出力制御する２個の第
１のゲート回路と、上記Ｙアドレスバッファと上記Ｙア
ドレスデコーダ間の信号線の途中に挿入され、一方入力
端子には対応するビットのＹアドレス信号と同相の信号
および逆相の信号それぞれが供給され、他方入力端子に
は上記制御信号が並列に供給され、制御信号に応じてＹ
アドレス信号と同相の信号および逆相の信号を出力制御
する２個の第２のゲート回路とを具備したことを特徴と
する半導体記憶装置。 - （２）前記第１および第２のゲート回路がそれぞれ論理
和型ゲート回路である特許請求の範囲第１項に記載の半
導体記憶装置。 - （３）前記第１、第２のゲート回路が前記Ｘアドレスバ
ッファもしくはＹアドレスバッファと前記Ｘアドレスデ
コーダもしくはＹアドレスデコーダとの間の最上位ビッ
トの信号線の途中に挿入されている特許請求の範囲第１
項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251118A JPS61129796A (ja) | 1984-11-28 | 1984-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251118A JPS61129796A (ja) | 1984-11-28 | 1984-11-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129796A true JPS61129796A (ja) | 1986-06-17 |
Family
ID=17217922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251118A Pending JPS61129796A (ja) | 1984-11-28 | 1984-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211395A (ja) * | 1988-02-19 | 1989-08-24 | Fuji Xerox Co Ltd | Ｉｃメモリ |
| JPH0430819A (ja) * | 1990-05-28 | 1992-02-03 | Sekisui Chem Co Ltd | オゾン脱臭装置付便座 |
-
1984
- 1984-11-28 JP JP59251118A patent/JPS61129796A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211395A (ja) * | 1988-02-19 | 1989-08-24 | Fuji Xerox Co Ltd | Ｉｃメモリ |
| JPH0430819A (ja) * | 1990-05-28 | 1992-02-03 | Sekisui Chem Co Ltd | オゾン脱臭装置付便座 |
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