JPS61129937A - シ−ケンスコントロ−ラの多重伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のマシンユニットのそれぞれに設けられ
たリミットスイッチ、リレー等の入出力要素とシーケン
スコントローラとの間を多重伝送線路を介して接続する
ようにした多重伝送装置に関する。

特に、シーケンスコントローラの、多重伝送線路に対す
る非同期動作を円滑に行ない、受信データの誤りを除去
し、信頼性を向上させた多重伝送装置に関する。

［従来の技術］ 従来、敗多くのマシンユニットを、同期制御するシステ
ムとしてシリアル伝送路を介してシーケンスコントロー
ラで時分割制御する制御システムが知られている。

この制御システムは、第２図に示す様に、チャンネルを
制御するマスクコントロールユニット３と、多重伝送線
路４と、各マシンユニットを制御するシーケンスコント
ローラ１と、シーケンスコントローラ１と多重伝送線路
４とのインタフェースである多重伝送インタフェース２
と、多重伝送線路４に接続され、各マシンユニットに配
設されている送信ユニット５２．５３、受信ユニット５
１．５４等から成る。

マスクコントロールユニット３は、第３図にホーす様に
、リセットパルスＰ１、チャンネルカウントパルスＰ６
を順次出力する。各送受信ユニットは、ディップスイッ
チ５３１．５１１等で特定のチャンネル番号が設定され
ており、それの有するチャンネルカウンタ５３２．５１
２の値が、設定されたチャンネル番号と等しくなったと
き、そのチャンネル番号によって特定された送受信ユニ
ットは、多重伝送線路にデータ信号Ｐ２、Ｐ４を出力し
たり、多重伝送線路からデータ信号Ｐ２、Ｐ４を入力す
る。

マスクコントロールユニット３の出力するリセットパル
スＰ１は、各送受信ユニットの有するチャンネルカウン
タ５３２．５１２及び多重伝送ｉ番インクフエ≠ス２の
有するチせンネルカウンタの内容をリセットし、チャン
ネル番号を零とする。

またチャンネルカウントパルスＰ６は、一定周期でマス
クコントロールユニット３から出力されており、各チャ
ンネルカウンタの値を１だけ更新し、伝送線路の使用さ
れているチャンネルを順次更新する。設定された最大チ
ャンネルまで更新されると、次にリセットパルスＰ１が
出力され、伝送線路は、再度零チャンネルから順次時分
割多重化される。

この様に、マスクコントロールユニット３は、伝送線路
のチャンネルを時分割制御しており、各送受信ユニット
は、それの有するチャンネルに、伝送線路が設定された
とき、シーケンスコントローラ１との間でデータの送受
信を行なうことができる。以上の様にして、送信ユニッ
ト５２．５３は、それぞれのチャンネルを利用して、リ
ミットスイッチ、操作スイッチ、リレー接点等の入力要
素の状態をシーケンスコントローラ１に出力することが
でき、又シーケンスコントローラ１は、受信ユニット５
１．５４へ、それ、ぞれのチャンネルを利用して、ラン
プ、リレーコイル等の出力要素の作動状態を示す信号を
出力することができる。

従来の多重伝送装置は、上記の構成、作用により複数の
マシンユニットをシーケンスコントローラによって制御
するものである。

［発明の解決しようとする問題点１ 上記多重伝送装置には、シーケンスコントローラ１と多
重伝送線路４との間のインタフェースである多重伝送イ
ンタフェース２が設けられている。

シーケンスコントローラは、入出力アドレスを指定して
入出力要素を制御するものであり、多重伝送線路は、送
受信ユニットの複数の入出力要素の状態を示すデータを
一括して、１チヤンネルにおいて一度に伝送するもので
ある。従って、伝送線路とシーケンスコントローラとの
間にインタフェースが必要となる。

従来のインタフェースは、チャンネルデータの受信時に
シーケンスコントローラに割込みをかけ、シーケンスコ
ントローラは、順次チャンネルデータを対応する入力ア
ドレスのデータに変換して入力するものであり、出力時
には同様に、割込みによって順次対応する出力アドレス
のデータを伝−送線に出力するするものであった。この
ため、シーケンスコントローラのデータのスキャンに時
間を多く必要とし、チャンネルの切換周期を短くするこ
とができなかった。又、送受信データは、パリティビッ
トを有しておらず、雑音に弱いという欠点があった。

そこで、本発明は、シーケンスコントローラを伝送線路
に対し、非同期に作動させ、チャンネルデータの送受信
タイミングに無関係に、高速に、入出力アドレスを常時
アクセス可能とすることにより、データの送受の高速円
滑化を図り、受信データの誤りを除去し装置の信頼性を
向上させることを目的とする。

［問題点を解決するための手段及び作用］本発明は、複
数の送受信ユニットが接続された時分割の多重伝送線路
と、シーケンスコントローラとの間を接続するインタフ
ェースに、前記シーケンスコントローラと前記多重伝送
線路の間に配設されたバッファであって、前記シーケン
スコントローラのアドレスバス及び、信号の送受信を制
御する送受信制御装置のアドレスバスに接続され、前記
シーケンスコントローラ及び前記送受信制御装置から入
出力アドレスの指定によりアクセス可能な並列に接続さ
れた４以上の偶数の記憶ユニットから成るデータ記憶装
置と、前記多重伝送線路からチャンネルを決定するパル
スを入力し、伝送線路のチャンネルに対応した前記入出
力アドレス信号を前記データ記憶装置に入力し、当該チ
ャンネルの該当アドレスを順次アクセスすることにより
、チャンネルデータを前記多重伝送線路と前記データ記
憶装置との闇で送受信する送受信Ｉｌｌ　ｍ　ｌｉ置と
、 前記データ記憶装置を構成する１の記憶ユニットを前記
送受信ＩＪＩＩＩ装置からのみアクセス可能にし、残り
の複数の記憶ユニットを前記シーケンスコントローラか
らのみアクセス可能に１１１１１１シ、時分割多重化さ
れたチャンネルの多重化周期を示すリセットパルスを前
記多重伝送線路から入力し、該リセットパルスを入力す
る毎に前記１の記憶ユニットを変化させる記憶ユニット
選択装置と、前記シーケンスコントローラからリードさ
れる時は、アクセスされる前記複数の記憶ユニットに記
憶されたデータの多数決値を求め、該多数決値を前記シ
ーケンスコントローラの入力データとする多数決値演算
装置と、を設けたことを特徴とするシーケンスコントロ
ーラの多重伝送装置である。

本発明装置は、シーケンスコントローラの全ての入出力
アドレスの入出力要素のデータを記憶し、伝送路に対し
バッファの機能を有するデータ記憶装置を有している。

このデータ記憶装置は、並列に接続された４以上の偶数
の記憶ユニットから成る。このうち１の記憶ユニットは
、伝送路に対し、データの送受を行う。他の奇数記憶ユ
ニットは、伝送路とは切離されており、シーケンスコン
トローラからリード／ライトされる。シーケンスコント
ローラからリードする時は、複数の記憶ユニットのそれ
ぞれの入力アドレスに記憶されたデータの多数決値を、
リード・データとする多数決値演算装置が設けられいる
。上記の記憶ユニットの選択は、チャンネルの多重化周
期に同期して切替る様に構成されており、この機能を有
するのが記憶ユニット選択装置である。シーケンスコン
トローラがライトする場合には、データはシーケンスコ
ントローラに接続された複数の記憶ユニットに同時に出
力される。送受信制御装置は、伝送線路に接続された記
憶ユニットのチャンネルに応じた入出力アドレスをアク
セスすることにより、伝送線路へデータを出力し、又伝
送線路からデータを入力する。シーケンスコントローラ
と伝送線路間には、データ記憶装置があって、しかも、
記憶ユニット選択装置によってシーケンスコントローラ
と伝送線路とに接続されている記憶ユニットが異なって
いるため両者は、完全に分離されている。従ってシーケ
ンスコントローラと伝送線路側は独自に制御できる。記
憶ユニットに伝送線路から入力されたデータは、次の多
重化周期に、その記憶ユ゛ニットがシーケンスコントロ
ーラに接続される時に、アクセスされる。伝送線路に接
続される記憶ユニットは、多重化周期毎に切替えられて
いるので、各多重化周期において伝送線路から入力され
たデータが記憶される。従って、シーケンスコントロー
ラからリードするデータは、過去の数多型周期の間にそ
れぞれ受信したデータの多数決値となる。したがって、
１多重周期の間のみ異なる様な小数データは採用されず
、雑音等によって信号が一時的に反転した場合に、誤り
が除去される。

シーケンスコントローラからの出力は、残部の複数の記
憶ユニットに対して行われるので、伝送路には、１多重
周期分だけ遅れて出力される。以上の様にして、高信頼
性のある高速かつ高滑なデータの送受信を行うことがで
きる。

［実施例］ 以下、本発明を具体的な実施例に基いて詳述する。

第１図は、本発明の゛具体的な一実施例に係る多重伝送
インタフェースの構成を示したブロックダイアグラムで
ある。

又第２図は、多重伝送インタフェース２を有する多重伝
送装置全体の構成を示したブロックダイアグラムである
。

多重伝送線路４〈シリアル伝送線路）は、ライントライ
バ／レシーバ２００に接続されており、ライントライバ
／レシーバ２００は、データ信号を多重伝送線路４へ出
力し、多重伝送線路４から、チャンネルカウントパルス
、及びデータ信号を受信する。ライントライバ／レシー
バ２００には、チャンネルカウントパルスを入力するチ
ャンネルカウンタ２１と、受信データをシリアルデータ
からパラレルデータに変換するシリアル／パラレル変換
器２２が接続されている。シリアル／パラレル変換器２
２は、アドレサブルゲート２０１を介し、データ記憶装
置２８に接続され、受信データは、１ビツトずつ異なる
アドレスに記憶される。

データ記憶装置２８は、記憶ユニットのＲＡＭ２８１、
ＲＡＭ２８２、ＲＡＭ　２８３、ＲＡＭ２８４から成り
、それらは、同一アドレスでアクセスされる１ピットＲ
ＡＭである。各ＲＡＭは、さらに、マルチプレクサ２８
５．２８６．２８７．２８８を有しており、シーケンス
コントローラ１のアドレスバス１１、チャンネル／アド
レス変換装置１２９ｆｌｌｌのアドレスバス２９１の双
方からアクセスされる。記憶ユニット選択装置であるＲ
ＡＭ選択回路２０６は、多重伝送線路から入力されるリ
セットパルスを入力する毎に、ＲＡＭ２８１．２８２．
２８３．２８４を順次選択する。即ち、全ての入出力ア
ドレスに対して、データを記憶するＲＡＭが４個設けら
れており、チャンネルの多重化周期毎に、多重伝送線路
から入力され、記憶されるＲＡＭが切換られる。２連照
合回路２０７は、多重伝送線路側からアクセスされてい
ない３つのＲＡＭの内容の多数決の値をとる機能を有し
ており、シーケンスコントローラ１は、データ記憶装置
２８に記憶されている入力要素のデータを多数決値とし
て、読取ることができる。

チャンネル／アドレス変換装置２９は、チャン革ル／ア
ドレス設定ＲＡＭ２９１、マルチプレクサ２９２、ラッ
チ回路２９３、ゲート回路２９４から成り、伝送線路の
チャンネルと、シーケンスコントローラの入出力アドレ
スとの変換を行なう機能を有する。シーケンスコントロ
ーラの入出力アドレスは、１１ビツトで構成されており
、１ビツトデータ毎に１アドレスが割当てられている。

チャンネルは、１チャンネル当り８ピツトのデータを専
有している。従って、各チャンネルは、１チヤンネルに
つき、８つの入出力アドレスを専有している。従って、
チャンネル／アドレス設定ＲＡＭ２９１は、チミンネル
番号と、上位８ビツトの入出力アドレスとの対応表を記
憶しており、チャンネルカウンタ２１に設定されている
チャンネルの専有する入出力アドレス群の上位８ビツト
のアドレスがラッチ回路２９３に設定される。又、チャ
ンネル／アドレス設定ＲＡＭ２９１は、そのチャンネル
が入力アドレス群、か出力アドレス群のいずれに対応す
るか、即ち、入力チャンネルか、出力チャンネルである
かを記憶したＲＡＭを有している。従ってこの信号も、
ラッチ回路２９３に出力され、送信、受信のモード切換
の制御信号として利用されている。結局、入出力アドレ
スの上位８ビツトのアドレス信号が出力される。即ち本
実施例では、最大入出力チャンネル数は２５６である。

この対応表は、コンピュータ２６、コンソールパネル２
７を用いて、作成することができる。

又、入出力アドレスの下位３ビツトは、クロック２０５
によってシーケンシャルに設定される。

一方、シーケンスコントローラ１からの出力データは、
データ線りを介して、アドレスバス１１によって設定さ
れたアドレスの多重伝送線路側からアクセスされていな
い３つのＲＡＭに記憶される。データの多重伝送線路へ
の出力は、次の様に、行なわれる。まず、チャンネルカ
ウンタ２１に設定されたチャンネルに、対応するアドレ
スの選択されている１の記憶ユニットの内容がゲート回
路２８９、を介して出力用シフトレジスタ２０２、にク
ロック２０５によってシーケンシセルに出力される。次
に、パラレル／シリアル変換器２０３によってシリアル
データがライントライバ／レシーバ２００を介して多重
伝送線路に送出される。

以上の様にして、チャンネルカウンタ２１は、零チャン
ネルから設定された最大チャンネルまで、サイクリック
に変化し、チャンネル／アドレス変換器２９は、その時
の設定されたチャンネルに対した入出力アドレスの上位
アドレスを設定する。

入力データはシリアル／パラレル変換器２２に入力され
、アドレッサブルゲート２０１を介して、１ビツトずつ
、ＲＡＭ選択回路２０６で選択された１つのＲＡＭに入
力される。

第４図（ａ　）　　（ｂ　）は、チャンネル／アドレス
設定ＲＡＭ２９１のデータ構成を示した図である。

チャンネル＃０〜＃ｎに対応する入出力アドレスが順次
記憶されている。入出力アドレスが記憶されている相対
アドレスがチャンネル番号と一致している。従って、チ
ャンネル信号を相対アドレス信号とし、それをテーブル
の先頭アドレス（ＳＲＭ）に加えることにより、そのチ
ャンネルに対応した入出力アドレスを記憶した絶対アド
レスを求めることができる。この絶対アドレス（ＳＲＭ
＋＃■）によってチャンネル＃■の入出力アドレスをデ
ータバスに出力することができる。又、第４図（ｂ）に
示すテーブルを参照して、チャンネル＃■の入出力モー
ドをアクセスし、データバスに、入出力モード制御信号
を出力することができる。

入出力アドレス設定装置は、コンピュータ２６とコンソ
ールパネル２７とで構成されている。第５図はコンソー
ルパネル２７を示す平面図である。

入出力アドレスを入力するために、キーボード２７０が
設けられており、入出力アドレスを表示するためにアド
レス表示部２７３、チャンネルを表示するためにチャン
ネル表示部２７１が設けられている。

多数決値演算装置として２連照合回路２０７が設けられ
ている。２連照合回路２０７は、ＲＡＭ２８１．２８２
．２８３．２８４の出力信号を入力し、シーケンスコン
トローラによってアクセスされたデータを入力している
。第６図は、２連照合回路２０７の具体的な構成を示し
たものである。

２０８はゲートＩＣであり、データ入力端子ＤＯ〜Ｄ７
のアドレスに対応した１の端子からの入力信号をＹ端子
から出力する機能を有している。ＡｌＢ、ＣとＤｌ　（
Ｄ２及び０４）端子には、ＡＮＤゲート２０９ａ　、２
０９ｂ　、２０９ｃ　、２０９ｄの出力信号が入力して
いる。それらのＡＮＤゲートは、それぞれＲＡＭ２８１
．２８２．２８３．２８４のデータ信号と、ＲＡＭ選択
回路２０６から出力されるチップで選択信号（正論理）
の反転信号が入力している。従って、ＲＡＭ選択回路２
０６によって選択されていないＲＡＭ１即ちシーケンス
コントローラによってアクセス可能なＲＡＭのデータ信
号のみがゲートＩＣ２０８のＡｌＢｌＣ，ＤＩ端子のい
ずれか３つの端子に入力し、残りの１端子は１多重化周
期の聞書に低レベルとなる。データ端子Ｄｏは低レベル
に、Ｄ３、Ｄ５、Ｄ６、Ｄ７は高レベル信号が入力して
いる。したがって、Ａ、Ｂ、Ｃのうち２以上の端子が高
レベル“１″のとき、アドレスは３．５．６．７のいず
れかとなり、Ｙ端子の出力は高レベル信号パとなる。又
、Ａ、Ｂ、Ｃのうち１の端子が高レベル“１”、他が低
レベル“０°′のときは、アドレスは、１．２．４、と
なりＤＡＴＡ４信号がＹ端子から出力される。即ち、Ｄ
ＡＴＡ４信号が高レベル゛１′′のときは高レベル゛１
゛″信号がＤＡＴＡ信号が低レベル゛０″のときは低レ
ベル゛０″信号がＹ端子から出力される。又、Ａ、Ｂ、
Ｃの全ての端子が低レベル“０°′のときアドレスはＯ
となりＹ端子からは［５ＡＴＡ４信号の状態にががわら
ず低レベル“°Ｏ″信号が出力される。結局、ＤＡＴＡ
１〜ＤＡＴＡ４の信号のうち、２以上が高レベルになる
と高レベルの信号が、３以上が低レベルとなると低レベ
ル信号が出力される。いずれか１の端子には、アクセス
されていない低レベル信号が入力されていることを考え
れば、アクセスされた３つのデータ信号の多数決値がＹ
端子から出力されることになる。このＹ端子からの出力
信号は、シーケンスコントローラの入力データとなる。

第６図は、以上の論理を求めた論理表である。

以上のようにして、シーケンスコントローラは、伝送線
路とは独立分離して、データのスキャンニングを行なう
ことができ、従って、伝送線路は、従来の多重化方式の
タイミングで伝送を行なうことができる。

［発明の効果］ 本発明は、シーケンスコントローラと伝送線路との間に
全ての入出力アドレスに関して、バッファ作用を行ない
、それぞれ独立してアクセスされるデータ記憶装置を有
している。従って、シーケンスコントローラは、伝送路
とは独立してデータをアクセスできるため、シーケンス
コントローラからみて高速処理が行なえると共に、伝送
Ｉｉ回路は、シーケンスコントローラに対し同期させて
いないので伝送速度を低下させることがない。ざらに、
データ記憶装置は、複数の記憶ユニットを有し、シーケ
ンスコントローラのリードデータを各記憶ユニットの出
力データの多数決値として与えている。従って、雑音に
よる誤りを排除でき、システムを高信頼化させることが
できる。

【図面の簡単な説明】

第１図は、本発明の具体的な一実施例に係る多重伝送イ
ンタフェースの構成を示したブロックダイヤグラムであ
る。第２図は、制御システム全体の構成を示したブロッ
クダイヤグラムである。第３図は、多重伝送線路に表わ
れる信号の波形を示した波形図である。第４図は、実施
例装置のチミンネル／アドレス設定ＲＡＭのデータ構造
を示した構造図である。第５図は、同実施例装置のコン
ソールパネルを示した平面図である。第６図は、同実施
例装置の多数決値演算回路の構成を示したブロック図で
ある。第７図は、その論理を説明した論理図である。

Claims (1)

【特許請求の範囲】
1. （１）複数の送受信ユニットが接続された時分割の多重
   伝送線路と、シーケンスコントローラとの間を接続する
   インタフェースを備えたシーケンスコントローラの多重
   伝送装置であって、 前記インタフェースは、前記シーケンスコントローラと
   前記多重伝送線路の間に配設されたバッファであって、
   前記シーケンスコントローラのアドレスバス及び、信号
   の送受信を制御する送受信制御装置のアドレスバスに接
   続され、前記シーケンスコントローラ及び前記送受信制
   御装置から入出力アドレスの指定によりアクセス可能な
   並列に接続された４以上の偶数の記憶ユニットから成る
   データ記憶装置と、 前記多重伝送線路からチャンネルを決定するパルスを入
   力し、伝送線路のチャンネルに対応した前記入出力アド
   レス信号を前記データ記憶装置に入力し、当該チャンネ
   ルの該当アドレスを順次アクセスすることにより、チャ
   ンネルデータを前記多重伝送線路と前記データ記憶装置
   との間で送受信する送受信制御装置と、 前記データ記憶装置を構成する１の記憶ユニットを前記
   送受信制御装置からのみアクセス可能にし、残りの複数
   の記憶ユニットを前記シーケンスコントローラからのみ
   アクセス可能に制御し、時分割多重化されたチャンネル
   の多重化周期を示すリセットパルスを前記多重伝送線路
   から入力し、該リセットパルスを入力する毎に前記１の
   記憶ユニットを変化させる記憶ユニット選択装置と、前
   記シーケンスコントローラからリードされる時は、アク
   セスされる前記複数の記憶ユニットに記憶されたデータ
   の多数決値を求め、該多数決値を前記シーケンスコント
   ローラの入力データとする多数決値演算装置とから成る
   ことを特徴とするシーケンスコントローラの多重伝送装
   置。