JPH0332938B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のマシンユニツトのそれぞれに
設けられたリミツトスイツチ、リレー等の入出力
要素とシーケンスコントローラとの間を多重伝送
線路を介して接続するようにした多重伝送装置に
関する。

特に、シーケンスコントローラの、多重伝送線
路に対する非同期動作を円滑に行ない、受信テー
タの誤りを除去し、信頼性を向上させた多重伝送
装置に関する。

［従来の技術］ 従来、数多くのマシンユニツトを、同期制御す
るシステムとしてシリアル伝送路を介してシーケ
ンスコントローラで時分割制御する制御システム
が知られている。

この制御システムは、第２図に示す様に、チヤ
ンネルを制御するマスタコントロールユニツト３
と、多重伝送線路４と、各マシンユニツトンを制
御するシーケンスコントローラ１と、シーケンス
コントローラ１と多重伝送線路４とのインタフエ
ースである多重伝送インタフエース２と、多重伝
送線路４に接続され、各マシンユニツトに配設さ
れている送信ユニツト５２，５３、受信ユニツト
５１，５４等から成る。

マスタコントロールユニツト３は、第３図に示
す様に、リセツトパルスＰ１、チヤンネルカウン
トパルスＰ６を順次出力する。各送受信ユニツト
５１〜５４は、デイツプスイツチ５３１，５１１
等で特定のチヤンネル番号が設定されており、そ
れの有するチヤンネルカウンタ５３２，５１２の
値が、設定されたチヤンネル番号と等しくなつた
とき、そのチヤンネル番号によつて特定された送
受信ユニツトは、多重伝送線路４にデータ信号Ｐ
２，Ｐ４を出力したり、多重伝送線路４からデー
タ信号Ｐ２，Ｐ４を入力する。

マスタコントロールユニツト３の出力するリセ
ツトパルスＰ１は、各送受信ユニツトが有するチ
ヤンネルカウンタ５３２，５１２及び多重伝送イ
ンタフエース２が有するチヤンネルカウンタの内
容をリセツトし、チヤンネル番号を零とする。ま
たチヤンネルカウントパルスＰ６は、一定周期で
マスタコントロールユニツト３から出力されてお
り、各チヤンネルカウンタの値を１だけ更新し、
伝送線路の使用されているチヤンネルを順次更新
する。設定された最大チヤンネルまで更新される
と、次にリセツトパルスＰ１が出力され、伝送線
路は、再度零チヤンネルから順次時分割多重化さ
れる。

すなわち第３図において、リセツトパルスＰ１
とチヤンネルカウントパルスＰ６の間の期間が時
分割のチヤンネルとなつている。同様に、チヤン
ネルカウントパルスＰ６とそれに一定期間遅れて
後続する次のチヤンネルカウントパルス（図示せ
ず）の間が、次のチヤンネルとなつている。ま
た、リセツトパルスＰ１と次のリセツトパルス
（図示せず）の間が一多重化周期となつている。
例えば、第３図図示のチヤンネル上のデータ信号
Ｐ２，Ｐ４は送信ユニツト５３から送信される。
Ｐ３は、一チヤンネル内において時間的に隣接す
るデータ信号２とＰ４とを分離するためのチエツ
クパルスであり、Ｐ５はチヤンネルカウントパル
スＰ６とその直前のデータ信号Ｐ４とを分離する
ためのチエツクパルスである。

この様に、マスタコントロールユニツト３は、
多重伝送線路４のチヤンネルを時分割制御してお
り、各送受信ユニツト５１〜５４は、それの有す
るチヤンネルに、伝送線路が設定されたとき、多
重伝送インタフエース２を介してシーケンスコン
トローラ１との間でデータの送受信を行なうこと
ができる。以上の様にして、送信ユニツト５２，
５３は、それぞれのチヤンネルを利用して、リミ
ツトスイツチ、操作スイツチ、リレー接点等の入
力要素の状態をシーケンスコントローラ１に出力
することができ、又シーケンスコントローラ１
は、受信ユニツト５１，５４へ、それぞれのチヤ
ンネルを利用して、ランプ、リレーコイル等の出
力要素の作動状態を示す信号を出力することがで
きる。

従来の多重伝送装置は、上記の構成、作用によ
り複数のマシンユニツトをシーケンスコントロー
ラによつて制御するものである。

［発明の解決しようとする問題点］ 上記多重伝送装置には、シーケンスコントロー
ラ１と多重伝送線路４との間のインタフエースで
ある多重伝送インタフエース（以下、単にインタ
フエースともいう）２が設けられている。シーケ
ンスコントローラ１は、入出力アドレスを指定し
て入出力要素を制御するものであり、多重伝送線
路４は、送受信ユニツト５１〜５４の複数の入出
力要素の状態を示すデータを一括して、各ユニツ
ト毎に１チヤンネルにおいて一度に伝送するもの
である。通常、多重伝送線路４とシーケンスコン
トローラ１との間にインタフエースが必要とな
る。

従来のインタフエース２は、チヤンネルデータ
の受信時にシーケンスコントローラ１に割込みを
かけ、シーケンスコントローラ１は、順次チヤン
ネルデータを対応する入力アドレスのデータに変
換して入力するものであり、出力時には同様に、
割込みによつて順次対応する出力アドレスのデー
タを多重伝送線路４に出力するものであつた。こ
のため、シーケンスコントローラ１のデータのス
キヤンに時間を多く必要とし、チヤンネルの切換
周期を短くすることができなかつた。又、送受信
データは、パリテイビツトを有しておらず、雑音
に弱いという欠点があつた。

そこで、本発明は、シーケンスコントローラを
伝送線路に対し、非同期に動作させ、チヤンネル
データの送受信タイミングに無関係に、高速に、
入出力アドレスを常時アクセス可能とすることに
より、データの送受の高速円滑化を図り、受信デ
ータの誤りを除去し装置の信頼性を向上させるこ
とを目的とする。

［問題点を解決するための手段及び作用］ 本発明は、複数の送受信ユニツトが接続された
時分割の多重伝送線路と、シーケンスコントロー
ラとの間を接続するインタフエースに、 前記シーケンスコントローラと前記多重伝送線
路の間に配設されたバツフアであつて、前記シー
ケンスコントローラのアドレスバス及び、信号の
送受信を制御する送受信制御装置のアドレスバス
に接続され、前記シーケンスコントローラ及び前
記送受信制御装置から入出力アドレスの指定によ
りアクセス可能な並列に接続された４以上の記憶
ユニツトから成るデータ記憶装置と、 前記多重伝送線路からチヤンネルを決定するパ
ルスを入力し、前記多重伝送線路上の時分割のチ
ヤンネルに対応した前記入出力アドレスを前記デ
ータ記憶装置に入力して、当該チヤンネルを順次
アクセスすることにより、チヤンネルデータを前
記多重伝送線路と前記データ記憶装置との間で送
受信する前記送受信制御装置と、 前記データ記憶装置を構成する１の記憶ユニツ
トを前記送受信制御装置からのみアクセス可能に
制御し、残りの３個以上奇数個の記憶ユニツトを
前記シーケンスコントローラからのみアクセス可
能に制御し、時分割多重化された前記チヤンネル
の多重化周期を示すリセツトパルスを前記多重伝
送線路から入力し、該リセツトパルスを入力する
毎に前記１の記憶ユニツトを変化させる記憶ユニ
ツト選択装置と、 前記シーケンスコントローラからリードされる
時には、アクセスされる前記３個以上奇数個の記
憶ユニツトに記憶されたデータの多数決値を求
め、該多数決値を前記シーケンスコントローラの
入力データとする多数決値演算装置と、を設けた
ことを特徴とするシーケンスコントローラの多重
伝送装置である。

本発明装置は、シーケンスコントローラの全て
の入出力アドレスの入出力要素のデータを記憶
し、伝送路に対しバツフアの機能を有するデータ
記憶装置を有している。このデータ記憶装置は、
並列に接続された４以上の記憶ユニツトから成
る。このうち１の記憶ユニツトは、多重伝送線路
に対し、データの送受を行う。他の記憶ユニツト
の内、３個以上奇数個の記憶ユニツトは、多重伝
送線路とは切離されており、シーケンスコントロ
ーラからリード／ライトされる。

シーケンスコントローラからリードする時に、
アクセスする３個以上奇数個の記憶ユニツトのそ
れぞれの入力アドレスに記憶されたデータの多数
決値を、リード・データとする多数決値演算装置
が設けられている。上記の記憶ユニツトの選択
は、チヤンネルの多重化周期に同期して切替る様
に構成されており、この機能を有するのが記憶ユ
ニツト選択装置である。シーケンスコントローラ
がライトする場合には、データはシーケンスコン
トローラに接続された複数の記憶ユニツトに同時
に出力される。送受信制御装置は、多重伝送線路
上のチヤンネルに応じた一つの記憶ユニツトの入
出力アドレスをアクセスすることにより、多重伝
送線路へデータを出力し、又多重伝送線路からデ
ータを入力する。シーケンスコントローラと多重
伝送線路間には、データ記憶装置があつて、しか
も、記憶ユニツト選択装置によつてシーケンスコ
ントローラに接続される記憶ユニツトと、多重伝
送線路に接続される記憶ユニツトとが異なつてい
るため、両者は完全に分離されている。従つてシ
ーケンスコントローラと伝送線路側とは独自に制
御できる。記憶ユニツトに多重伝送線路から入力
されたデータは、次の多重化周期に、その記憶ユ
ニツトがシーケンスコントローラに接続される時
に、アクセスされることができる。多重伝送線路
に接続される記憶ユニツトは、多重化周期毎に切
替えられるので、各記憶ユニツトにはそれぞれ異
なる多重化周期において多重伝送線路から入力さ
れたデータが順番に記憶される。従つて、シーケ
ンスコントローラがリードするデータは、過去の
複数多重周期の間にそれぞれ受信したデータの多
数決値となる。したがつて、１多重周期の間のみ
異なる様な小数データは採用されず、雑音等によ
つて信号が一時的に反転した場合に、誤りが除去
される。シーケンスコントローラからの出力は、
残部の複数の記憶ユニツトに対して行われるの
で、伝送路には、１多重周期分だけ遅れて出力さ
れる。以上の様にして、高信頼性のある高速かつ
高滑なデータの送受信を行うことができる。

［実施例］ 以下、本発明を具体的な実施例に基いて詳述す
る。

第１図は、本発明の具体的な一実施例に係る多
重伝送インタフエースの構成を示したブロツクダ
イアグラムである。

又第２図は、多重伝送インタフエース２を有す
る多重伝送装置全体の構成を示したブロツクダイ
アグラムである。

多重伝送線路４（シリアル伝送線路）は、イン
タフエース２のラインドライバ／レシーバ２００
に接続されており、ラインドライバ／レシーバ
200は、データ信号を多重伝送線路４へ出力し、
多重伝送線路４から、チヤンネルカウントパル
ス、及びデータ信号を受信する。ラインドライ
バ／レシーバ200には、チヤンネルカウントパル
スを入力するチヤンネルカウンタ２１と、受信デ
ータをシリアルデータからパラレルデータに変換
するシリアル／パラレル変換器２２が接続されて
いる。シリアル／パラレル変換器２２は、アドレ
ツサブルゲート２０１を介して、データ記憶装置
２８に接続され、受信データは、データ記憶装置
２８の１ビツトずつ異なる物理アドレス（番地）
に記憶される。データ記憶装置２８は、それぞれ
記憶ユニツトを構成するRAM２８１、RAM２
８２、RAM２８３、RAM２８４から成り、そ
れらは、同一物理アドレスでアクセスされて１ビ
ツトのデータを入出力するRAMである。各
RAMは、さらに、マルチプレクサ２８５，２８
６，２８７，２８８を有しており、シーケンスコ
ントローラ１のアドレスバス１１、チヤンネル／
アドレス変換装置２９側のアドレスバス２９１の
双方からアクセスされる。すなわち、マルチプレ
クサ２８５〜２８８はアドレスバス１１及びアド
レスバス２９１の一方を選択する。

記憶ユニツト選択装置であるRAM選択回路２
０６は、多重伝送線路４からリセツトパルスを入
力する毎に、RAM２８１，２８２，２８３，２
８４を順次選択する。なお、リセツトパルスは、
前述したように、多重化周期の最初にマスタコン
トロールユニツト３から定期的に出力される。

即ち、共通の入出力アドレスでアクセス可能な
RAM（記憶ユニツト）が４個設けられており、
更にチヤンネルの多重化周期毎に、多重伝送線路
４に接続されるべきRAMが切換えられる（切換
の詳細は後述）。

２連照合回路（本発明でいう多数決値演算装
置）２０７は、多重伝送線路４側からアクセスさ
れていない３つのRAMの内容の多数決の値をと
る機能を有しており、シーケンスコントローラ１
は、データ記憶装置２８に記憶されているデータ
を多数決値として読取る。

チヤンネル／アドレス変換装置（本発明でいう
送受信制御装置）２９は、チヤンネル／アドレス
設定RAM291、マルチプレクサ292、ラツチ回路
293、ゲート回路２９４から成り、多重伝送線路
４のチヤンネルのアドレス（すなわち、チヤンネ
ルカウントパルスＰ６（第３図参照）の累積値）
と、シーケンスコントローラ１の入出力アドレス
との変換を行なう機能を有する。シーケンスコン
トローラ１の入出力アドレスは、11ビツトで構成
されており、2¹¹＝2048個の送受信ユニツトを指
定することができる。一方、多重線路４上の各チ
ヤンネルは、それぞれ８ビツトのデータを専有し
ている。従つて、各チヤンネルは、それぞれ、８
個の入出力アドレスを専有している。なお、１チ
ヤンネル内の８ビツトのデータが専有する８個の
入出力アドレスの上位８ビツトは共通とされてお
り、これらは下位３ビツトにより区別される。ち
なみに、第３図は従来装置の１チヤンネルを表す
もので１チヤンネル当り２ビツトのデータを有す
るものである。また、チヤンネル／アドレス設定
RAM２９１は、チヤンネルカウントパルスの累
積値により指定されるチヤンネル番号と、入出力
アドレス上位８ビツトとの対応表を記憶してお
り、チヤンネルカウンタ２１に設定されているチ
ヤンネルが専有する８個の入出力アドレスを一括
指定するために入出力アドレスの上位８ビツトが
ラツチ回路２９３に設定される。又、チヤンネ
ル／アドレス設定RAM２９１は、そのチヤンネ
ルが入力アドレス群及び出力アドレス群のいずれ
かに対応するか、即ち、入力チヤンネルか、出力
チヤンネルであるかを記憶したリード／ライト指
定用のRAMを有している。従つてこの信号も、
ラツチ回路２９３に出力され、送信、受信のモー
ド切換の制御信号Ｒ／Ｗとして利用されている。
結局、ラツチ回路２９３からマルチプレクサ２８
５〜２８８に入出力アドレスの上位８ビツトが出
力される。即ち本実施例では、最大入出力チヤン
ネル数は11ビツトの入出力アドレスの上位８ビツ
トにより指定されるので2⁸＝256となる。この対
応表は、コンピユータ２６、コンソールパネル２
７を用いて、作成することができる。又、上記説
明した入出力アドレスの下位３ビツトは、クロツ
ク回路２０５によつてシーケンスシヤルに設定さ
れる。

一方、シーケンスコントローラ１からの出力デ
ータは、データ線Ｄを介して、アドレスバス１１
によつてアクセスされ得る（多重伝送線路４側か
らアクセスされていない）３つのRAMに記憶さ
れる。

データの多重伝送線路４への出力は、次の様
に、行なわれる。まず、チヤンネルカウンタ２１
により設定されたチヤンネルに対応する入出力ア
ドレス群が選択されている一つの記憶ユニツトの
データがゲート回路２８９を介して出力用シフト
レジスタ２０２にクロツク回路２０５に従つてシ
ーケンシヤルに出力される。次に、このデータは
出入力用シフトレジスタ２０２からパラレル／シ
リアル変換器２０３にパラレル出力され、パラレ
ル／シリアル変換器２０３によつてシリアルデー
タに変換されてラインドライバ／レシーバ２００
を介して多重伝送線路４に送出される。

以上の様にして、チヤンネルカウンタ２１は、
零チヤンネルから最大チヤンネルまで、サイクリ
ツクに変化し、チヤンネル／アドレス変換器２９
は、その時点のチヤンネルに対応する８個の入出
力アドレスの共通上位８ビツトを設定する。

多重伝送線路４からの入力データはシリアル／
パラレル変換器２２に入力され、アドレツサブル
ゲート２０１を介して、１ビツトずつ、RAM選
択回路２０６で選択された１つのRAMに入力さ
れる。

第４図ａ，ｂは、チヤンネル／アドレス設定
RAM２９１のデータ構成を示した図である。チ
ヤンネル＃０〜＃ｎに対応する入出力アドレスが
順次記憶されている。入出力アドレスが記憶され
ているテーブルの相対（仮想）アドレスがチヤン
ネル番号と一致している。従つて、チヤンネル番
号を相対アドレス信号とし、それをテーブルの先
頭アドレス（SRM）に加えることにより、その
チヤンネルに対応した入出力アドレスを記憶した
絶対（セルの物理）アドレスを求めることができ
る。この絶対アドレス（SRA＋＃）によつて
チヤンネル＃の入出力アドレスをデータバスに
出力することができる。又、第４図ｂに示すテー
ブルの参照して、チヤンネル＃１の入出力モード
をアクセスし、データバスに、入出力モード制御
信号を出力することができる。入出力アドレス設
定装置は、コンピユータ２６とコンソールパネル
２７とで構成されている。第５図はコンソールパ
ネル２７を示す平面図である。入出力アドレスを
入力するために、キーボード２７０が設けられて
おり、入出力アドレスを表示するためにアドレス
表示部２７３、チヤンネルを表示するためにチヤ
ンネル表示部２７１が設けられている。

多数決値演算装置として２連照合回路２０７が
設けられている。２連照合回路２０７は、RAM
２８１，２８２，２８３，２８４から選択された
３個の出力信号を入力し、シーケンスコントロー
ラ１によつてアクセスされたデータを入力してい
る。

第６図は、２連照合回路２０７の具体的な構成
を示したものである。２０８はゲートIC（LS151）
である。Ａ、Ｂ、ＣとD1（D2及びD4）端子には、
ANDゲート２０９ａ，２０９ｂ，２０９ｃ，２
０９ｄの出力信号が入力している。それらの
ANDゲートは、それぞれRAM２８１のデータ
DATA1、RAM２８２のデータDATA2、RAM
２８３のデータDATA3、RAM２８４のデータ
DATA4と、RAM選択回路２０６から出力され
る記憶ユニツト選択信号（正論理）の反転信号が
入力している。従つて、RAM選択回路２０６に
よつて選択されていないRAM、即ちシーケンス
コントローラ１によつてアクセス可能なRAMの
データ信号のみがゲートIC２０８のＡ、Ｂ、Ｃ、
D1端子のいずれか３つの端子に入力し、残りの
１端子は１多重化周期の間、常に低レベルとな
る。データ端子DOは低レベルに、D3、D5、D6、
D7は高レベル信号が入力している。

このゲート回路LS１５１では、Ａ、Ｂ、Ｃの
うち２以上の端子が高レベル“１”のとき、Ｙ端
子の出力は高レベル“１”となる。又、Ａ、Ｂ、
Ｃのうち１の端子だけが高レベル“１”、他が低
レベル“０”のときは、DATA4信号がＹ端子か
ら出力される。即ち、DATA4信号が高レベル
“１”のときは高レベル”１”信号がDATA信号
が低レベル“０”のときは低レベル“０”信号が
Ｙ端子から出力される。又、Ａ、Ｂ、Ｃの全ての
端子が低レベル“０”のときアドレスは０となり
Ｙ端子からはDATA4信号の状態にかかわらず低
レベル“０”信号が出力される。結局、DATA1
〜DATA4の信号のうち、２以上が高レベルにな
ると高レベルの信号が、３以上が低レベルとなる
と低レベル信号が出力される。いずれか１の端子
には、アクセスされていない低レベル信号が入力
されていることを考えれば、アクセスされた３つ
のデータ信号の多数決値がＹ端子から出力される
ことになる。このＹ端子からの出力信号は、シー
ケンスコントローラ１の入力データとなる。当
然、このような多数決回路は他のハードウエアま
たはソフトウエアで代替できる。

第７図は、以上の論理を求めた論理表である。

以上のようにして、シーケンスコントローラ１
は、多重伝送線路４とは独立分離して、データの
スキヤンニングを行なうことができ、従つて、多
重伝送線路４は、従来の多重化方式のタイミング
で伝送を行なうことができる。

［発明の効果］ 本発明は、シーケンスコントローラと多重伝送
線路との間でバツフア作用を行ない、上記両者に
よりそれぞれ独立してアクセス可能なデータ記憶
装置を有している。従つて、シーケンスコントロ
ーラは、伝送路とは独立してデータをアクセスで
きるため、シーケンスコントローラからみて高速
処理が行なえると共に、多重伝送線路は、シーケ
ンスコントローラに対し同期させていないので伝
送速度を低下させることがない。さらに、データ
記憶装置は、複数の記憶ユニツトを有し、各記憶
ユニツトの出力データの多数決値をシーケンスコ
ントローラに与えている。従つて、雑音による誤
りを排除でき、システムを高信頼化させることが
できる。

【図面の簡単な説明】

第１図は、本発明の具体的な一実施例に係る多
重伝送インタフエースの構成を示したブロツクダ
イヤグラムである。第２図は、従来及び本発明の
インタフエースに係る制御システム全体の構成を
示したブロツクダイヤグラムである。第３図は、
従来の制御システムにおいて多重伝送線路に表わ
れる信号の波形を示した波形図である。第４図
は、実施例装置のチヤンネル／アドレス設定
RAMのデータ構造を示した構造図である。第５
図は、同実施例装置のコンソールパネルを示した
平面図である。第６図は、同実施例装置の多数決
値演算装置の構成を示したブロツク図である。第
７図は、その論理を説明した論理図である。

Claims (1)

1. 【特許請求の範囲】 １ 複数の送受信ユニツトが接続された時分割の
   多重伝送線路と、シーケンスコントローラとの間
   を接続するインタフエースを備えたシーケンスコ
   ントローラの多重伝送装置であつて、 前記インタフエースは、 前記シーケンスコントローラと前記多重伝送線
   路の間に配設されたバツフアであつて、 前記シーケンスコントローラのアドレスバス及
   び、信号の送受信を制御する送受信制御装置のア
   ドレスバスに接続され、前記シーケンスコントロ
   ーラ及び前記送受信制御装置からの入出力アドレ
   スの指定によりアクセク可能な並列に接続された
   ４以上の記憶ユニツトから成るデータ記憶装置
   と、 前記多重伝送線路からチヤンネルを決定するパ
   ルスを入力し、前記多重伝送線路上の時分割のチ
   ヤンネルに対応した前記入出力アドレスを前記デ
   ータ記憶装置に入力して、当該チヤンネルを順次
   アクセスすることにより、チヤンネルデータを前
   記多重伝送線路と前記データ記憶装置との間で送
   受信する前記送受信制御装置と、 前記データ記憶装置を構成する１の記憶ユニツ
   トを前記送受信制御装置からのみアクセス可能に
   制御し、残りの３個以上奇数個の記憶ユニツトを
   前記シーケンスコントローラからのみアクセス可
   能に制御し、時分割多重化された前記チヤンネル
   の多重化周期を示すリセツトパルスを前記多重伝
   送線路から入力し、該リセツトパルスを入力する
   毎に前記１の記憶ユニツトを変化させる記憶ユニ
   ツト選択装置と、 前記シーケンスコントローラからリードされる
   時には、アクセスされる前記３個以上奇数個の記
   憶ユニツトに記憶されたデータの多数決値を求
   め、該多数決値を前記シーケンスコントローラの
   入力データとする多数決値演算装置と、 から成ることを特徴とするシーケンスコントロー
   ラの多重伝送装置。