JPS61131487A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JPS61131487A JPS61131487A JP59252611A JP25261184A JPS61131487A JP S61131487 A JPS61131487 A JP S61131487A JP 59252611 A JP59252611 A JP 59252611A JP 25261184 A JP25261184 A JP 25261184A JP S61131487 A JPS61131487 A JP S61131487A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- insulating film
- floating gate
- nonvolatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮遊ゲート電極の電位を静電容量結合によシ
制御する制御ゲート電極が、浮遊ゲート電極の上に設け
られている半導体不揮発性メモリに関する。
制御する制御ゲート電極が、浮遊ゲート電極の上に設け
られている半導体不揮発性メモリに関する。
従来の浮遊グー）Ｗ不揮発性メモリは、浮遊ゲート電極
と制御ゲート電極との間の静電容量結合用層間絶縁膜を
、多結晶シリコンである浮遊ゲート電極を熱酸化して形
成していた。
と制御ゲート電極との間の静電容量結合用層間絶縁膜を
、多結晶シリコンである浮遊ゲート電極を熱酸化して形
成していた。
しかしながら、多結晶シリコンの熱酸化膜（以下単純に
熱酸化膜と略す）は、単結晶シリコンの熱酸化膜に比べ
て電流が流れ易く、ま念絶縁耐圧も低い。これらのこと
は浮遊ゲート型の不揮発性メモリにおいて、保持特性の
悪化および破壊にそれぞれつながる。すなわち制御ゲー
ト電極および浮遊ゲート電極間がリーキーであったり完
全に通電していたりすること忙よって浮遊ゲート電極に
閉じ込められていたキャリアが制御ゲート電極へ逃げ、
記憶内容が消えてしまう。熱酸化膜において電流を流れ
にくくシ、絶縁耐圧を上げるには膜厚を浮くすればよい
。しかしながら、膜厚と静電容量とは反比例の関係にあ
るため、膜厚を厚くすると容量が小さくなり、容、を結
合が弱くなって制御ゲート電極で浮遊ゲート電極の電位
を制御しにくくなる。
熱酸化膜と略す）は、単結晶シリコンの熱酸化膜に比べ
て電流が流れ易く、ま念絶縁耐圧も低い。これらのこと
は浮遊ゲート型の不揮発性メモリにおいて、保持特性の
悪化および破壊にそれぞれつながる。すなわち制御ゲー
ト電極および浮遊ゲート電極間がリーキーであったり完
全に通電していたりすること忙よって浮遊ゲート電極に
閉じ込められていたキャリアが制御ゲート電極へ逃げ、
記憶内容が消えてしまう。熱酸化膜において電流を流れ
にくくシ、絶縁耐圧を上げるには膜厚を浮くすればよい
。しかしながら、膜厚と静電容量とは反比例の関係にあ
るため、膜厚を厚くすると容量が小さくなり、容、を結
合が弱くなって制御ゲート電極で浮遊ゲート電極の電位
を制御しにくくなる。
本発明は、上述のような従来技術の欠点を克服するため
、薄くても絶縁耐圧が高くリークの少ない膜を静電容量
結合用の膜として利用し、信頼性。
、薄くても絶縁耐圧が高くリークの少ない膜を静電容量
結合用の膜として利用し、信頼性。
保持特性の優れた不揮発性メモリをつくることを目的と
している。
している。
上述の問題点を解決するため、本発明では静電容量結合
用の絶縁膜として薄くしても（３ＧＯＡ以下にしても）
絶縁耐圧が高く、しかもトンネル電流特性が単結晶シリ
コンの熱酸化膜とほぼ、同じでリーク電流の非常に少な
い高温（７００℃以上）化学気相成長法による膜（以下
ＥＩＴＯ膜と略す）を利用した。
用の絶縁膜として薄くしても（３ＧＯＡ以下にしても）
絶縁耐圧が高く、しかもトンネル電流特性が単結晶シリ
コンの熱酸化膜とほぼ、同じでリーク電流の非常に少な
い高温（７００℃以上）化学気相成長法による膜（以下
ＥＩＴＯ膜と略す）を利用した。
第１図から第５図に本発明による実施例を示す。
第１図はチャネル注入型、第２図はトンネル注入型およ
び第５図はＰＡＯＭＯ８ｍの不揮発性メモリである。ど
の構造も基本的には同様で、半導体基板１０表面近傍に
ソース領域２およびドレイン領域５が設けられており、
これら２つの領域に挾まれた基板１０表面上にゲー゛ト
絶縁膜４があシ、その上に浮遊ゲート電極５、その上Ｖ
ｃ［（Ｔｏ膜６、さらにその上に制御ゲート電極７がそ
れぞれ設けられ・ている。
び第５図はＰＡＯＭＯ８ｍの不揮発性メモリである。ど
の構造も基本的には同様で、半導体基板１０表面近傍に
ソース領域２およびドレイン領域５が設けられており、
これら２つの領域に挾まれた基板１０表面上にゲー゛ト
絶縁膜４があシ、その上に浮遊ゲート電極５、その上Ｖ
ｃ［（Ｔｏ膜６、さらにその上に制御ゲート電極７がそ
れぞれ設けられ・ている。
ｇＴＯ膜６は、制御ゲート電極７で浮遊ゲート電極５の
電位を制御するときの容量結合用絶縁膜で、高温ＯＶＤ
法で形成されている。第１図から第５図には５ｓ類のメ
モリへの実施例を示したが、上述のごとく浮遊ゲート型
で、浮遊ゲート電極の電位を浮遊ゲート電極上に設けら
れた制御ゲート電極で制御するえイブのメモリであれば
本発明を適用することが可能である。
電位を制御するときの容量結合用絶縁膜で、高温ＯＶＤ
法で形成されている。第１図から第５図には５ｓ類のメ
モリへの実施例を示したが、上述のごとく浮遊ゲート型
で、浮遊ゲート電極の電位を浮遊ゲート電極上に設けら
れた制御ゲート電極で制御するえイブのメモリであれば
本発明を適用することが可能である。
次ＧＣＨＴＯ膜と熱酸化膜とのニー７特性および°゛、
８５０℃で形成した２４０＾のＨＴＯ膜のＩ −Ｖ特性
である。熱酸化膜の方が６倍程度厚いにもかかわらず低
電圧における電流は大きい。このことは、不揮発性メモ
１７ においてＨＴＯ膜の方が保持特性が優れているこ
とを示唆している。また、保持時間が同程度となるＨＴ
Ｏ膜と熱酸化膜では、両者の膜厚は１０倍以上異なって
くる。よって、容量結合はＨＴＯ膜の方が１０倍以上大
きくなり、制御ゲート電極７で浮遊ゲート電極５の電位
を制御し易くなる。これは逆に、制御ゲート電極７と浮
遊ゲート電極５０オーバーラツプ面積を狭くすることを
可能とし、設計時の冗長性が向上する。
である。熱酸化膜の方が６倍程度厚いにもかかわらず低
電圧における電流は大きい。このことは、不揮発性メモ
１７ においてＨＴＯ膜の方が保持特性が優れているこ
とを示唆している。また、保持時間が同程度となるＨＴ
Ｏ膜と熱酸化膜では、両者の膜厚は１０倍以上異なって
くる。よって、容量結合はＨＴＯ膜の方が１０倍以上大
きくなり、制御ゲート電極７で浮遊ゲート電極５の電位
を制御し易くなる。これは逆に、制御ゲート電極７と浮
遊ゲート電極５０オーバーラツプ面積を狭くすることを
可能とし、設計時の冗長性が向上する。
第５図は第４図と同じ試料に対する絶縁耐圧分布である
。ＨＴＯ膜は分布が高電界に集中しているのに対し、熱
酸化膜はＯＭ Ｖ ／ ａ付近の絶縁破壊がみられる。
。ＨＴＯ膜は分布が高電界に集中しているのに対し、熱
酸化膜はＯＭ Ｖ ／ ａ付近の絶縁破壊がみられる。
これはピンホールであり、眉間絶縁膜にピンホールが存
在すると浮遊ゲート電極５と制御ゲート電極７とが導通
するためメモリとしての記憶能力が失われる。すなわち
、実際の製造においてＨＴＯ膜を使用した場合の歩留は
、熱酸化膜を使用した場合よりも高くなることが予想さ
れる。
在すると浮遊ゲート電極５と制御ゲート電極７とが導通
するためメモリとしての記憶能力が失われる。すなわち
、実際の製造においてＨＴＯ膜を使用した場合の歩留は
、熱酸化膜を使用した場合よりも高くなることが予想さ
れる。
本発明は以上説明したように、浮遊ゲート電極と制御ゲ
ート電極との眉間絶縁膜としてＨＴ（＞膜を使用するこ
とＫよりて不揮発性メモリの信頼性、保持特性および歩
留の向上させる効果がある。
ート電極との眉間絶縁膜としてＨＴ（＞膜を使用するこ
とＫよりて不揮発性メモリの信頼性、保持特性および歩
留の向上させる効果がある。
しかも絶縁膜厚をうす（できるので、小さな制御電極電
圧でメモリ特性のコントロールが可能となり、デバイス
特性の向上にも効果がある。
圧でメモリ特性のコントロールが可能となり、デバイス
特性の向上にも効果がある。
第１図は本発明Ｋかかる半導体不揮発性メモリの第１実
施例の断面図、第２図は本発明にかかる半導体不揮発性
メモリの第２実施例の断面図、第３図は本発明Ｋかかる
半導体不揮発性メモリの第３実施例の断面図、第４図は
多結晶シリコンの熱酸化膜とＨＴＯ膜のＩ−Ｖ特性を示
す図、第５図は多結晶シリコンの熱酸化膜とＨＴＯ膜の
絶縁耐圧分布を示す図である。 ５・・・浮遊ゲート電極 ６・・・ＨＴＯ膜 ７・・・制御ゲート電極 以上 出願人 新技術開発事業団 他２名 第１図 第４図 Ｍ、凪 Ｍ 第５図 電界ｔＭＶρｍｌ
施例の断面図、第２図は本発明にかかる半導体不揮発性
メモリの第２実施例の断面図、第３図は本発明Ｋかかる
半導体不揮発性メモリの第３実施例の断面図、第４図は
多結晶シリコンの熱酸化膜とＨＴＯ膜のＩ−Ｖ特性を示
す図、第５図は多結晶シリコンの熱酸化膜とＨＴＯ膜の
絶縁耐圧分布を示す図である。 ５・・・浮遊ゲート電極 ６・・・ＨＴＯ膜 ７・・・制御ゲート電極 以上 出願人 新技術開発事業団 他２名 第１図 第４図 Ｍ、凪 Ｍ 第５図 電界ｔＭＶρｍｌ
Claims (1)
- 半導体基板上に設けられた第１の絶縁膜と、前記第１
の絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極上に設けられた第２の絶縁膜と、前記第２の絶
縁膜上に設けられ前記第２の絶縁膜を誘電体とする静電
容量結合により前記浮遊ゲート電極の電位を制御するた
めの制御ゲートとから少なくとも構成される半導体不揮
発性メモリにおいて、前記第２の絶縁膜が７００℃以上
の高温で化学気相成長法により形成されていることを特
徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252611A JPS61131487A (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252611A JPS61131487A (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131487A true JPS61131487A (ja) | 1986-06-19 |
Family
ID=17239775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252611A Pending JPS61131487A (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131487A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JPH01233772A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124168A (ja) * | 1982-12-28 | 1984-07-18 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
-
1984
- 1984-11-29 JP JP59252611A patent/JPS61131487A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124168A (ja) * | 1982-12-28 | 1984-07-18 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JPH01233772A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体装置の製造方法 |
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