JPS59229874A - 不揮発性メモリおよびその駆動方法 - Google Patents
不揮発性メモリおよびその駆動方法Info
- Publication number
- JPS59229874A JPS59229874A JP58105190A JP10519083A JPS59229874A JP S59229874 A JPS59229874 A JP S59229874A JP 58105190 A JP58105190 A JP 58105190A JP 10519083 A JP10519083 A JP 10519083A JP S59229874 A JPS59229874 A JP S59229874A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- gate region
- floating gate
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野、
本発明は、フローティングゲート領域および制御ゲート
領域の二層ゲート構造を有するＭＩＳ（Ｍｅｔａｌ −
Ｉｎ５ｕｌａｔｏｒ −５ｉｌｉｃｏｎ ）電界効果ト
ランジスタの構造の不揮発性メモリとその駆動方法に関
するＯ 従来例の構成とその問題点 ＭＩＳ電界効果トランジスタ構造の不揮発性メモリは、
とくに、電気的に書き換え可能な二層ゲート構造を有す
るもの、すなわち、フローティングゲート領域および制
御ゲート領域を有するＭＩＳ電界効果トランジスタ構造
を単位セルとしたものが代表的である。ところが、この
二層ゲート構造の不揮発性メモリでは、その動作特性と
して、書込み時には書込み特性が良好であることと併せ
て、読出し時、とりわけ、連続読出し状態の時に、書込
み信号が入力されて誤書込みが生じないように、書込み
特性は悪い方が望ましいという、互いに相反する性能が
要求される。このような相反する性能を持たせるには、
構造上あるいは駆動方法において格別の生立てが必要で
あるが、その効果的方策は、従来、ながなが見出されて
ぃなかった。
領域の二層ゲート構造を有するＭＩＳ（Ｍｅｔａｌ −
Ｉｎ５ｕｌａｔｏｒ −５ｉｌｉｃｏｎ ）電界効果ト
ランジスタの構造の不揮発性メモリとその駆動方法に関
するＯ 従来例の構成とその問題点 ＭＩＳ電界効果トランジスタ構造の不揮発性メモリは、
とくに、電気的に書き換え可能な二層ゲート構造を有す
るもの、すなわち、フローティングゲート領域および制
御ゲート領域を有するＭＩＳ電界効果トランジスタ構造
を単位セルとしたものが代表的である。ところが、この
二層ゲート構造の不揮発性メモリでは、その動作特性と
して、書込み時には書込み特性が良好であることと併せ
て、読出し時、とりわけ、連続読出し状態の時に、書込
み信号が入力されて誤書込みが生じないように、書込み
特性は悪い方が望ましいという、互いに相反する性能が
要求される。このような相反する性能を持たせるには、
構造上あるいは駆動方法において格別の生立てが必要で
あるが、その効果的方策は、従来、ながなが見出されて
ぃなかった。
発明の目的
本発明は上述の問題点を解消するものであり、簡潔で、
実用的な構造の不揮発メモリおよびその駆動方法を提供
するものである。
実用的な構造の不揮発メモリおよびその駆動方法を提供
するものである。
発明の構成
本発明は、要約するに、第１に、半導体基板の表面部に
ソース領域、ドレイン領域を有するとともに、前記内領
域間に、絶縁膜を介して、フローティングゲート領域お
よび制御ゲート領域よりなる二層ゲート構造をそなえ、
前記フローティングゲート領域と前記半導体基板との間
の前記絶縁膜が前記ソース領域または前記ドレイン領域
の一方の側で薄く、他方の側で厚く形成された不揮発性
メモリであり、第２に、この不揮発性メモリの駆動にあ
たって、前記薄い絶縁膜側の一方の領域に対し、書込み
時に、ドレイン電圧を印加し、読出し時に、ソース電圧
を印加する不揮発性メモリの駆動方法であり、本発明に
より、書込み動作時の書込み効率を向上さぜるとともに
、読出し動作時に、そのドレイン電極機能をなしている
領域側から起こる誤書込み動作を抑制し、さらに、フロ
ーティングゲート領域からの電荷抜けが生じたときにも
、読出し信号を確実に保持することができ、メモリ機能
動作の安定性、信頼性を大幅に向上させることができる
。
ソース領域、ドレイン領域を有するとともに、前記内領
域間に、絶縁膜を介して、フローティングゲート領域お
よび制御ゲート領域よりなる二層ゲート構造をそなえ、
前記フローティングゲート領域と前記半導体基板との間
の前記絶縁膜が前記ソース領域または前記ドレイン領域
の一方の側で薄く、他方の側で厚く形成された不揮発性
メモリであり、第２に、この不揮発性メモリの駆動にあ
たって、前記薄い絶縁膜側の一方の領域に対し、書込み
時に、ドレイン電圧を印加し、読出し時に、ソース電圧
を印加する不揮発性メモリの駆動方法であり、本発明に
より、書込み動作時の書込み効率を向上さぜるとともに
、読出し動作時に、そのドレイン電極機能をなしている
領域側から起こる誤書込み動作を抑制し、さらに、フロ
ーティングゲート領域からの電荷抜けが生じたときにも
、読出し信号を確実に保持することができ、メモリ機能
動作の安定性、信頼性を大幅に向上させることができる
。
実施例の説明
本発明を、以下に、図示の実施例断面図を参照して、詳
しくのべる。
しくのべる。
ｐ形シリコン基板１の表面部にソース領域２およびドレ
イン領域３を、周知のイオン打込み法あるいは熱拡散法
によるｎ形不純物の選択的導入技術を用いて、それぞれ
形成する。そして、これらのソース領域２およびドレイ
ン領域３にまたがって、フローティングゲート領域４な
らびに制御ゲート領域５を、例えば、導電性多結晶シリ
コン層を用いて、それぞれ、絶縁膜の二酸化シリコン膜
６で絶縁分離して設ける。このとき、ドレイン領域３１
１１１のフローティングゲート領域４の下の絶縁膜（以
下、単にゲート絶縁膜と称す）７を他の部分にくらべて
薄く形成する。このようなゲート絶縁膜７の形成方法は
、例えば、初めに、全域に二酸化シリコン膜を均一に形
成し、ついで、そのドレイン領域３の側の一部をエッチ
オフし、その後、再び二酸化シリコン膜を形成させるこ
とで容易に実現できる。捷た、ソース領域２、ドレイン
領域３および制御ゲート領域５には、例えば、アルミニ
ウムの蒸着膜により、それぞれに取出し電極層８．９お
よび同１０を設けて、不揮発性メモリセル（単位素子）
を完成する０ この不揮発性メモリセルを動作させるには、先ず、ソー
ス領域２を零あるいは負電位、ドレイン領域３を正電位
とするドレイン電圧ＶＤを与えると、内領域間のｐ形シ
リコン基板１の表面部に形成された導電チャネル層を通
じて、電子電流が生じる。そして、このドレイン電圧Ｖ
Ｄを順次増大していくと、チャネル層を通る電子電流は
、弱いアバランシェ効果によって、キャリア・インジェ
クション現象を起こし、同チャネル層のドレイン領域３
の近傍から、？ローティングゲート領域４に対して、キ
ャリア（電子）が注入される。このとき、制御ゲート領
域５には、電極層１ｏを通じて、高い正電圧を印加して
、電子の注入を加速するような電界が誘起されるように
する。フローティングゲート領域４に電子が十分に注入
された状態がメモリセルの書込み状態であり、逆の電界
を印加して、その電子を基板側に戻さない限り、不揮発
的にこの状態が保持され、これがメモリ機能をなすので
ある。
イン領域３を、周知のイオン打込み法あるいは熱拡散法
によるｎ形不純物の選択的導入技術を用いて、それぞれ
形成する。そして、これらのソース領域２およびドレイ
ン領域３にまたがって、フローティングゲート領域４な
らびに制御ゲート領域５を、例えば、導電性多結晶シリ
コン層を用いて、それぞれ、絶縁膜の二酸化シリコン膜
６で絶縁分離して設ける。このとき、ドレイン領域３１
１１１のフローティングゲート領域４の下の絶縁膜（以
下、単にゲート絶縁膜と称す）７を他の部分にくらべて
薄く形成する。このようなゲート絶縁膜７の形成方法は
、例えば、初めに、全域に二酸化シリコン膜を均一に形
成し、ついで、そのドレイン領域３の側の一部をエッチ
オフし、その後、再び二酸化シリコン膜を形成させるこ
とで容易に実現できる。捷た、ソース領域２、ドレイン
領域３および制御ゲート領域５には、例えば、アルミニ
ウムの蒸着膜により、それぞれに取出し電極層８．９お
よび同１０を設けて、不揮発性メモリセル（単位素子）
を完成する０ この不揮発性メモリセルを動作させるには、先ず、ソー
ス領域２を零あるいは負電位、ドレイン領域３を正電位
とするドレイン電圧ＶＤを与えると、内領域間のｐ形シ
リコン基板１の表面部に形成された導電チャネル層を通
じて、電子電流が生じる。そして、このドレイン電圧Ｖ
Ｄを順次増大していくと、チャネル層を通る電子電流は
、弱いアバランシェ効果によって、キャリア・インジェ
クション現象を起こし、同チャネル層のドレイン領域３
の近傍から、？ローティングゲート領域４に対して、キ
ャリア（電子）が注入される。このとき、制御ゲート領
域５には、電極層１ｏを通じて、高い正電圧を印加して
、電子の注入を加速するような電界が誘起されるように
する。フローティングゲート領域４に電子が十分に注入
された状態がメモリセルの書込み状態であり、逆の電界
を印加して、その電子を基板側に戻さない限り、不揮発
的にこの状態が保持され、これがメモリ機能をなすので
ある。
ここで、書込み特性について詳しくみると、フローティ
ングゲート領域４とｐ形シリコン基板１の表面部チャネ
ル層との間の静電容量を０１ とし、フローティング
ゲート領域４と制御ゲート領域５との間の静電容量を０
２とし、フローティングゲート領域４とドレイン領域３
との間の静電容量をＣ３とし、さらに、フローティング
ゲート領域４とソース領域２との間の静電容量を０４と
して、ソース領域５の電圧を■ＣＧ、ドレイン電圧をＶ
Ｄとするとき、フローティングゲート領域４の実効電圧
■ＦＧは次式で表わされる。
ングゲート領域４とｐ形シリコン基板１の表面部チャネ
ル層との間の静電容量を０１ とし、フローティング
ゲート領域４と制御ゲート領域５との間の静電容量を０
２とし、フローティングゲート領域４とドレイン領域３
との間の静電容量をＣ３とし、さらに、フローティング
ゲート領域４とソース領域２との間の静電容量を０４と
して、ソース領域５の電圧を■ＣＧ、ドレイン電圧をＶ
Ｄとするとき、フローティングゲート領域４の実効電圧
■ＦＧは次式で表わされる。
・・・・・・（１）
この（１）式から明らかなように、ドレイン領域３の側
のゲート絶縁膜が薄く形成されたことによって、フロー
ティングゲート領域４とドレイン領域３との間の静電容
量Ｃ３が大きな値になるため、フローティングゲート領
域４の実効電圧ｖＦＧは大きな値になる。また、ゲート
絶縁膜が薄いことにより、実効電圧”ＦＧによって生じ
る電界も、ドレイン領域３の近傍で強まり、電子注入を
増進する０このことは、メモリ素子としての書込み特性
が向上することを意味する〇 一方、ソース領域２およびドレイン領域３に印加される
ドレイン電圧ＶＤの極性を反転させると、フローティン
グゲート領域４の実効電圧ｖ′ＦＧは次式で表わされる
ものになる０ ・ ・（２） （１）式と（２）式との差電圧ΔｖＦＧ’ｔとると、・
・（３） で表わされる。ところで、ソース領域２側のケート絶縁
膜は、ドレイン領域３側のそれより、厚いために、ソー
ス領域２側のフローティングゲート領域４との間の静電
容量Ｃ４１ｌ−ｉ比較的小さく、通常、Ｃ３〉Ｃ４であ
る。そこで、Ｃ３−ｋＣ４（ただし、ｋ〉１）と置くと
、（３）式は次のように表わされる０すなわち、（４）
式の値が大きいほど、Ｏ）式にくらべて、（２）式の場
合の方が、相対的に書込み特性の低下することを示す。
のゲート絶縁膜が薄く形成されたことによって、フロー
ティングゲート領域４とドレイン領域３との間の静電容
量Ｃ３が大きな値になるため、フローティングゲート領
域４の実効電圧ｖＦＧは大きな値になる。また、ゲート
絶縁膜が薄いことにより、実効電圧”ＦＧによって生じ
る電界も、ドレイン領域３の近傍で強まり、電子注入を
増進する０このことは、メモリ素子としての書込み特性
が向上することを意味する〇 一方、ソース領域２およびドレイン領域３に印加される
ドレイン電圧ＶＤの極性を反転させると、フローティン
グゲート領域４の実効電圧ｖ′ＦＧは次式で表わされる
ものになる０ ・ ・（２） （１）式と（２）式との差電圧ΔｖＦＧ’ｔとると、・
・（３） で表わされる。ところで、ソース領域２側のケート絶縁
膜は、ドレイン領域３側のそれより、厚いために、ソー
ス領域２側のフローティングゲート領域４との間の静電
容量Ｃ４１ｌ−ｉ比較的小さく、通常、Ｃ３〉Ｃ４であ
る。そこで、Ｃ３−ｋＣ４（ただし、ｋ〉１）と置くと
、（３）式は次のように表わされる０すなわち、（４）
式の値が大きいほど、Ｏ）式にくらべて、（２）式の場
合の方が、相対的に書込み特性の低下することを示す。
このことから、読出し時には、ドレイン電圧ＶＤの極性
を反転することによって、書込み特性が低下するので、
誤書込みが大幅に低減し、とくに、連続読出し時の誤書
込みに対する信頼性が向上する。さらに、ドレイン電圧
ＶＤの極性を反転したことにより、制御ゲート領域の電
圧■ｃＧが同じでも、フローティングゲート領域４の電
圧ｖ′ＦＧが低いので、フローティングゲート領域４か
ら、例えば、リーク等の現象によって注入された電子が
減少する。いわゆる、電荷抜けが生じても、このメモリ
セルが導通する状態（つまり、消去状態）への転化は起
こり難く、したがって、リテンションに対する信頼性も
向上する。
を反転することによって、書込み特性が低下するので、
誤書込みが大幅に低減し、とくに、連続読出し時の誤書
込みに対する信頼性が向上する。さらに、ドレイン電圧
ＶＤの極性を反転したことにより、制御ゲート領域の電
圧■ｃＧが同じでも、フローティングゲート領域４の電
圧ｖ′ＦＧが低いので、フローティングゲート領域４か
ら、例えば、リーク等の現象によって注入された電子が
減少する。いわゆる、電荷抜けが生じても、このメモリ
セルが導通する状態（つまり、消去状態）への転化は起
こり難く、したがって、リテンションに対する信頼性も
向上する。
本発明の実施にあたり、ドレイン領域３側にお、
けるフローティング領域４との間の結合静電容量Ｃ３を
増大するために、図示のように、ドレイン領域３とフロ
ーティング領域４との重なり合い幅Ｗ１ を大きくする
と、いっそう顕著に、静電容量Ｃ３の増大がはかられる
。一方、ソース領域２の側で、その領域２と７０−ティ
ングゲート領域４との重なり合い幅Ｗ２は、小さい方が
結合静電容量Ｃ４を減少させるうえで好ましいが、その
直下のゲート絶縁膜が比較的厚いので、その影響は小さ
く、はとんど無視できるのも利点のひとつである。
けるフローティング領域４との間の結合静電容量Ｃ３を
増大するために、図示のように、ドレイン領域３とフロ
ーティング領域４との重なり合い幅Ｗ１ を大きくする
と、いっそう顕著に、静電容量Ｃ３の増大がはかられる
。一方、ソース領域２の側で、その領域２と７０−ティ
ングゲート領域４との重なり合い幅Ｗ２は、小さい方が
結合静電容量Ｃ４を減少させるうえで好ましいが、その
直下のゲート絶縁膜が比較的厚いので、その影響は小さ
く、はとんど無視できるのも利点のひとつである。
なお、本発明は、ｎ形シリコン基板を用いて、リークド
レインの各領域をｐ形不純物の導入によって形成したＭ
ＩＳ電界効果トランジスタ構造、すなわち、ｐ形チャネ
ル構造に適用しても、電荷の性質が異なることによる印
加電圧の極性を考慮することにより、同様の作用が確認
される。
レインの各領域をｐ形不純物の導入によって形成したＭ
ＩＳ電界効果トランジスタ構造、すなわち、ｐ形チャネ
ル構造に適用しても、電荷の性質が異なることによる印
加電圧の極性を考慮することにより、同様の作用が確認
される。
発明の効果
本発明によれば、二層ゲート構造で、７０−ティングゲ
ート領域下のゲート絶縁膜を、ソース領域またはドレイ
ン領域の一方の側で薄く、他方の側で厚く形成したＭＩ
Ｓ電界効果トランジスタ構造になし声ことによシ、書込
み特性の良好なメモリセルが得られる。加えて、このメ
モリセルは、読出し時に、そのドレイン電圧の印加を、
ソース領域とドレイン領域とで書込み時とは逆極性にな
るように、反転する駆動方法によって、読出し時に起こ
る誤書込み動作を確実に抑制することができ、とくに、
連続読出し時の特性変動が顕著に低減し、信頼性が向上
する。
ート領域下のゲート絶縁膜を、ソース領域またはドレイ
ン領域の一方の側で薄く、他方の側で厚く形成したＭＩ
Ｓ電界効果トランジスタ構造になし声ことによシ、書込
み特性の良好なメモリセルが得られる。加えて、このメ
モリセルは、読出し時に、そのドレイン電圧の印加を、
ソース領域とドレイン領域とで書込み時とは逆極性にな
るように、反転する駆動方法によって、読出し時に起こ
る誤書込み動作を確実に抑制することができ、とくに、
連続読出し時の特性変動が顕著に低減し、信頼性が向上
する。
図は本発明実施例の不揮発性メモリの断面図である。
１・・・・・・ｐ形シリコン基板、２・・・・・・ソー
ス領域、３・・・・・ドレイン領域、４・・・・・７０
−ティングゲート領域、５・・・・・制御ゲート領域、
６・・・・・・二酸化シＩＪ コア膜、７・・・・・薄
いゲート絶縁膜、８，９，１０・・・・・アルミニウム
蒸着膜電極層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌθ
５ ３３
ス領域、３・・・・・ドレイン領域、４・・・・・７０
−ティングゲート領域、５・・・・・制御ゲート領域、
６・・・・・・二酸化シＩＪ コア膜、７・・・・・薄
いゲート絶縁膜、８，９，１０・・・・・アルミニウム
蒸着膜電極層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌθ
５ ３３
Claims (1)
- 【特許請求の範囲】 （１）半導体基板の表面部にソース領域、ドレイン領域
を有するとともに、前記両領域間に、絶縁膜を介して、
フローティングゲート領域および制御ゲート領域よりな
る二層ゲート構造をそなえ、前記フローティングゲート
領域と前記半導体基板との間の前記縁縁膜が前記ソース
領域または前記ドレイン領域の一方の側で薄く、他方の
側で厚く形成さｎた不揮発性メモリ。 ゛（２） フローティングゲート領域がノース領域ま
たにドレイン領域の一方の側で薄く形成さ扛た絶縁膜を
介して同領域上に重なり合う構造の特許請求の範囲第１
項に記載の不揮発性メモリ。 （３）半導体基板の表面部にソース領域、ドレイン領域
を有するとともに、前記両領域間に、絶縁膜を介して、
フローティングゲート領域および制御ゲート領域よりな
る二層ゲート構造をそなえ、前記７０−ティングゲート
領域と前記半導体基板との間の前記絶縁膜が前記ソース
領域または前記ドレイン領域の一方の側で薄く、他方の
側で厚く形成された不揮発メモリの前記薄い絶縁膜側の
一方の領域に対し、書込み時に、ドレイン電圧を印加し
、読出し時に、ソース電圧を印加する不揮発性メモリの
駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105190A JPS59229874A (ja) | 1983-06-13 | 1983-06-13 | 不揮発性メモリおよびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105190A JPS59229874A (ja) | 1983-06-13 | 1983-06-13 | 不揮発性メモリおよびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229874A true JPS59229874A (ja) | 1984-12-24 |
Family
ID=14400750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105190A Pending JPS59229874A (ja) | 1983-06-13 | 1983-06-13 | 不揮発性メモリおよびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229874A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| US5612914A (en) * | 1991-06-25 | 1997-03-18 | Texas Instruments Incorporated | Asymmetrical non-volatile memory cell, arrays and methods for fabricating same |
| US6117728A (en) * | 1995-05-19 | 2000-09-12 | Micron Technology, Inc. | Programmable non-volatile memory cell and method of forming a non-volatile memory cell |
| US6124168A (en) * | 1991-08-14 | 2000-09-26 | Intel Corporation | Method for forming an asymmetric floating gate overlap for improved device performance in buried bit-line devices |
| CN115799343A (zh) * | 2022-10-08 | 2023-03-14 | 中国电子科技集团公司第二十四研究所 | 结型场效应器件及其制造方法 |
-
1983
- 1983-06-13 JP JP58105190A patent/JPS59229874A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| US5674764A (en) * | 1990-08-29 | 1997-10-07 | Texas Instruments Incorporated | Method of making asymmetric non-volatile memory cell |
| US5612914A (en) * | 1991-06-25 | 1997-03-18 | Texas Instruments Incorporated | Asymmetrical non-volatile memory cell, arrays and methods for fabricating same |
| US6124168A (en) * | 1991-08-14 | 2000-09-26 | Intel Corporation | Method for forming an asymmetric floating gate overlap for improved device performance in buried bit-line devices |
| US6117728A (en) * | 1995-05-19 | 2000-09-12 | Micron Technology, Inc. | Programmable non-volatile memory cell and method of forming a non-volatile memory cell |
| CN115799343A (zh) * | 2022-10-08 | 2023-03-14 | 中国电子科技集团公司第二十四研究所 | 结型场效应器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2848272B2 (ja) | 半導体記憶装置 | |
| US8174081B2 (en) | Fully depleted silicon-on-insulator CMOS logic | |
| US6784480B2 (en) | Asymmetric band-gap engineered nonvolatile memory device | |
| US6040995A (en) | Method of operating a storage cell arrangement | |
| US11088158B2 (en) | SONOS memory and method for manufacturing the same | |
| JPS59229874A (ja) | 不揮発性メモリおよびその駆動方法 | |
| JPH0480544B2 (ja) | ||
| US7221597B2 (en) | Ballistic direct injection flash memory cell on strained silicon structures | |
| JP2002009255A (ja) | 不揮発半導体記憶装置 | |
| JPS59229872A (ja) | 不揮発性メモリおよびその駆動方法 | |
| JPS59229873A (ja) | 不揮発性メモリおよびその駆動方法 | |
| US4123771A (en) | Nonvolatile semiconductor memory | |
| JPS5958868A (ja) | 半導体不揮発性メモリ | |
| JPS6043039B2 (ja) | 半導体記憶装置 | |
| JPS5931231B2 (ja) | 浮遊ゲ−ト形不揮発性半導体メモリ | |
| JPS59135B2 (ja) | 半導体記憶装置 | |
| JP2867810B2 (ja) | 半導体装置 | |
| JPH0451072B2 (ja) | ||
| JP2871836B2 (ja) | 半導体不揮発性記憶装置とその製造方法 | |
| JPH04336469A (ja) | 不揮発性半導体記憶装置 | |
| TW202610403A (zh) | 記憶胞 | |
| JPS5848967A (ja) | 半導体記憶装置 | |
| US6069826A (en) | Method of rewriting in nonvolatile semiconductor memory device | |
| JPH0430755B2 (ja) | ||
| JPS61131487A (ja) | 半導体不揮発性メモリ |