JPS61131909A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS61131909A JPS61131909A JP25369584A JP25369584A JPS61131909A JP S61131909 A JPS61131909 A JP S61131909A JP 25369584 A JP25369584 A JP 25369584A JP 25369584 A JP25369584 A JP 25369584A JP S61131909 A JPS61131909 A JP S61131909A
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- Japan
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- pulse
- terminal
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 19
- 238000005070 sampling Methods 0.000 abstract description 14
- 101100115215 Caenorhabditis elegans cul-2 gene Proteins 0.000 abstract description 6
- 238000001444 catalytic combustion detection Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は遅延回路に係り、特に電荷転送素子を用いて入
力信号を所定時間遅延する遅延回路に関する。
力信号を所定時間遅延する遅延回路に関する。
従来の技術と問題点
従来より、チャージ・カップルド・デバイス（ＣＯＤ）
、パケット・ブリゲート・デバイス（ＢＢＤ）等の電荷
転送素子を用いて信号を遅延 ′する遅延回路が広く知
られている。かかる遅延口等においては、電荷転送素子
の段数を−、電荷転送素子に供給するクロックパルスの
繰り返し周波数をｆｓとしたとき、入力信号を Ｔｏ＝Ｉ／ｆｓ なる式で表わされる時間Ｔｏだけ遅延して出力する。
、パケット・ブリゲート・デバイス（ＢＢＤ）等の電荷
転送素子を用いて信号を遅延 ′する遅延回路が広く知
られている。かかる遅延口等においては、電荷転送素子
の段数を−、電荷転送素子に供給するクロックパルスの
繰り返し周波数をｆｓとしたとき、入力信号を Ｔｏ＝Ｉ／ｆｓ なる式で表わされる時間Ｔｏだけ遅延して出力する。
しかるに、上記の従来の遅延回路は、電荷転送素子が伝
送できる周波数帯域以下の周波数帯域の遅延信号しか得
ることができなかった。
送できる周波数帯域以下の周波数帯域の遅延信号しか得
ることができなかった。
そこで、本発明は複数の電荷転送素子の書き込み及び読
み出しのクロックパルスの位相を互いに所定量ずらすと
共に、複数の電荷転送素子の出力信号を上記りＯツクパ
ルスの位相に合わせて順次選択出力することにより、上
記の問題点を解決した遅延回路を提供することを目的と
する。
み出しのクロックパルスの位相を互いに所定量ずらすと
共に、複数の電荷転送素子の出力信号を上記りＯツクパ
ルスの位相に合わせて順次選択出力することにより、上
記の問題点を解決した遅延回路を提供することを目的と
する。
問題点を解決するための手段
本発明になる遅延回路は、ｎ個（ただし、ｎは２以上の
整数）の電荷転送素子と、クロックパルス発生回路と、
ｎ個の電荷転送素子の各出力信号を順次に選択出力する
スイッチ手段とよりなる。
整数）の電荷転送素子と、クロックパルス発生回路と、
ｎ個の電荷転送素子の各出力信号を順次に選択出力する
スイッチ手段とよりなる。
上記ｎ個の電荷転送素子は互いに同一段数で、入力信号
を共通に供給され、上記クロックパルス発生回路よりの
入力クロックパルス周波数に応じた時間遅延して出力す
る。上記クロックパルス発生回路は互いに３６０°／ｎ
ずつ位相が異なる０種のクロックパルスを発生し、それ
らをｎ個の電荷転送素子に各別に供給する。また、上記
スイッチ手段は、ｎ個の電荷転送素子の各出力信号が並
列に供給され、これらを上記りＯツクパルスの一周期の
１／ｎ倍の期間毎に順次切換えて直列に遅延信号として
出力する。
を共通に供給され、上記クロックパルス発生回路よりの
入力クロックパルス周波数に応じた時間遅延して出力す
る。上記クロックパルス発生回路は互いに３６０°／ｎ
ずつ位相が異なる０種のクロックパルスを発生し、それ
らをｎ個の電荷転送素子に各別に供給する。また、上記
スイッチ手段は、ｎ個の電荷転送素子の各出力信号が並
列に供給され、これらを上記りＯツクパルスの一周期の
１／ｎ倍の期間毎に順次切換えて直列に遅延信号として
出力する。
作用
ｎ個の電荷転送素子により、入力信号はクロックパルス
の一周期内で互いに異なるｎ個所をサンプリングホール
ドされた後遅延されて読み出されるが、それらがスイッ
チ手段より順次切換えて出力される。このことは、−の
電荷転送素子によりクロックパルスの一周期内で入力信
号の１個所をサンプリングホールドして出力する場合に
比し、遅延信号の周波数帯域が、実質的にｎ倍になった
ことを意味する。すなわち、遅延出力信号の周波数帯域
は、ｎ個の電荷転送素子の各周波数帯域の実質上ｎ倍の
帯域に拡大されることになる。以下、本発明の実施例に
ついて図面と共に説明する。
の一周期内で互いに異なるｎ個所をサンプリングホール
ドされた後遅延されて読み出されるが、それらがスイッ
チ手段より順次切換えて出力される。このことは、−の
電荷転送素子によりクロックパルスの一周期内で入力信
号の１個所をサンプリングホールドして出力する場合に
比し、遅延信号の周波数帯域が、実質的にｎ倍になった
ことを意味する。すなわち、遅延出力信号の周波数帯域
は、ｎ個の電荷転送素子の各周波数帯域の実質上ｎ倍の
帯域に拡大されることになる。以下、本発明の実施例に
ついて図面と共に説明する。
実施例
第１図は本発明になる遅延回路の一実施例のブロック系
統図を示す。本実施例は前記ｎの値が２で、電荷転送素
子としてＣＯＤを用いた場合の例である。第１図におい
て、入力端子１に入来した入力信号（例えばＮＴＳＣ方
式カラー映像信号）は、２ＵＡのＣＣＤ２及び３に夫々
供給される。
統図を示す。本実施例は前記ｎの値が２で、電荷転送素
子としてＣＯＤを用いた場合の例である。第１図におい
て、入力端子１に入来した入力信号（例えばＮＴＳＣ方
式カラー映像信号）は、２ＵＡのＣＣＤ２及び３に夫々
供給される。
Ｃ０Ｄ２及び３は夫々同一段数ｍである。また、パルス
発生回路４はりＯツクパルスとスイッチングパルスとを
夫々発生する回路で、−例としてＮＴＳＣ方式の色副搬
送波周波数ｆｓ ｃ （−３，５８ＭＨ７）の３倍の１
０．７Ｍ ＨＺの繰り返し周波数のクロックパルスとス
イッチングパルスとを夫々発生出力する。また、パルス
発生回路４は、１０．７ＭＨ２のクロックパルスをＣ０
Ｄ２に書き込み用及び読み出し用クロックパルスとして
供給する一方、インバータ５により位相を１８０° （
−３６０°／２）ずらされたクロックパルスをＣＣＤ３
に書き込み用及び読み出し用クロックパルスとして供給
する。
発生回路４はりＯツクパルスとスイッチングパルスとを
夫々発生する回路で、−例としてＮＴＳＣ方式の色副搬
送波周波数ｆｓ ｃ （−３，５８ＭＨ７）の３倍の１
０．７Ｍ ＨＺの繰り返し周波数のクロックパルスとス
イッチングパルスとを夫々発生出力する。また、パルス
発生回路４は、１０．７ＭＨ２のクロックパルスをＣ０
Ｄ２に書き込み用及び読み出し用クロックパルスとして
供給する一方、インバータ５により位相を１８０° （
−３６０°／２）ずらされたクロックパルスをＣＣＤ３
に書き込み用及び読み出し用クロックパルスとして供給
する。
これにより、入力カラー映像信号はＣ０Ｄ２及び３によ
り、夫々１０．７Ｍ Ｈｚでサンプリングされ、次のサ
ンプリング点までホールドされ、その信号が前記した如
＜＋ａ ／ （１０，７ｘ１０６ ） （秒）だけ遅
−延された後スイッチ回路６の端子５ａ 、５ｂに並列
に供給される。ここで、Ｃ０Ｄ２によるサンプリング点
と、ＣＣＤ３によるサンプリング点とは、互いに位相が
１８０°異なる書き込み用クロックパルスにより、クロ
ックパルスの一周期内で１８０′″位相の異なるサンプ
リング点である。
り、夫々１０．７Ｍ Ｈｚでサンプリングされ、次のサ
ンプリング点までホールドされ、その信号が前記した如
＜＋ａ ／ （１０，７ｘ１０６ ） （秒）だけ遅
−延された後スイッチ回路６の端子５ａ 、５ｂに並列
に供給される。ここで、Ｃ０Ｄ２によるサンプリング点
と、ＣＣＤ３によるサンプリング点とは、互いに位相が
１８０°異なる書き込み用クロックパルスにより、クロ
ックパルスの一周期内で１８０′″位相の異なるサンプ
リング点である。
スイッチ回路６はパルス発生回路４よりの１０．７ＭＨ
２の例えば対称方形波であるスイッチングパルスを供給
され、スイッチングパルスのハイレベル期間（前記クロ
ックパルスの一周期の１７２倍の期間）は端子６ａの入
力遅延信号を出力端子７へ選択出力し、スイッチングパ
ルスのローレベル期間（前記クロックパルスの一周期の
１／２倍の期間）は端子６ｂの入力遅延信号を出力端子
７へ選択出力するようにスイッチング制御される。従っ
て、前記したＣ０Ｄ２及び３よりの互いに１８０°位相
が異なるサンプリング点の遅延信号は、スイッチングパ
ルスの半周期毎に交互に出力端子７へ直列に選択出力さ
れる。従って、出力端子７より取り出される遅延カラー
映像信号は、ＣＣＤ２の出力サンプリング点のうち相隣
る２つのサンプリング点の中間位置にＣＣＤ３の出力サ
ンプリング点が挿入された如き遅延信号となるから、そ
の周波数帯域は入力カラー映像信号（ＣＣＤ２゜３の伝
送帯域）の実質的に２倍となる。
２の例えば対称方形波であるスイッチングパルスを供給
され、スイッチングパルスのハイレベル期間（前記クロ
ックパルスの一周期の１７２倍の期間）は端子６ａの入
力遅延信号を出力端子７へ選択出力し、スイッチングパ
ルスのローレベル期間（前記クロックパルスの一周期の
１／２倍の期間）は端子６ｂの入力遅延信号を出力端子
７へ選択出力するようにスイッチング制御される。従っ
て、前記したＣ０Ｄ２及び３よりの互いに１８０°位相
が異なるサンプリング点の遅延信号は、スイッチングパ
ルスの半周期毎に交互に出力端子７へ直列に選択出力さ
れる。従って、出力端子７より取り出される遅延カラー
映像信号は、ＣＣＤ２の出力サンプリング点のうち相隣
る２つのサンプリング点の中間位置にＣＣＤ３の出力サ
ンプリング点が挿入された如き遅延信号となるから、そ
の周波数帯域は入力カラー映像信号（ＣＣＤ２゜３の伝
送帯域）の実質的に２倍となる。
例えば、ＣＣＤ２及び３が１０．７Ｍ ＨＺ〜（＝３ｆ
ｓｃ）のクロックパルスで動作するものとすると、その
通過可能な信号帯域は理論的にクロックパルスの１／２
倍の周波数である５、３５ＭＨｚ（−３ｆｓｃ／２＞ま
でである。そこで、入力端子１の入力カラー映像信号の
帯域を２ｆｓｃ（＞３ｆｓｃ／２）に選定すると、第２
図（Ａ）に実線工で示す上記２ｆｓｃの入力カラー映像
信号は、第２図（Ｂンに示す３ｆｓｃのクロックパルス
により、Ｃ０Ｄ２では第２図（Ａ）に一点鎖線■で示す
如きサンプリング波形とされて伝送され、かつ、同図（
Ｃ）に示す３ｆｓｃで位相が１８０°異なるクロックパ
ルスにより、ＣＣＤ３では同図（Ａ）に破線■で示す如
きサンプリング波形とされて伝送される。
ｓｃ）のクロックパルスで動作するものとすると、その
通過可能な信号帯域は理論的にクロックパルスの１／２
倍の周波数である５、３５ＭＨｚ（−３ｆｓｃ／２＞ま
でである。そこで、入力端子１の入力カラー映像信号の
帯域を２ｆｓｃ（＞３ｆｓｃ／２）に選定すると、第２
図（Ａ）に実線工で示す上記２ｆｓｃの入力カラー映像
信号は、第２図（Ｂンに示す３ｆｓｃのクロックパルス
により、Ｃ０Ｄ２では第２図（Ａ）に一点鎖線■で示す
如きサンプリング波形とされて伝送され、かつ、同図（
Ｃ）に示す３ｆｓｃで位相が１８０°異なるクロックパ
ルスにより、ＣＣＤ３では同図（Ａ）に破線■で示す如
きサンプリング波形とされて伝送される。
Ｃ０Ｄ２及び３により遅延されて取り出された第２図（
Ａ＞に■、■で夫々示すサンプリング信号は、前記した
如く、スイッチ回路６に供給され、ここで第２図（Ｄ）
に示す３ｆｓｃのスイッチングパルスの半周期毎に、出
力端子７へ第２図（Ｅ）に一点鎖線■で示すＣ０Ｄ２の
遅延出力信号と、破線Ｖで示すＣＣＤ３の遅延出力信号
とが交互に選択出力されるため、後段のフィルタ回路（
図示せず）を通すことにより第２図（Ｅ）に実線■で示
す如く、遅延された入力カラー映像信号を得ることがで
きる。このようにして、理論的信号通過最高周波数は３
ｆｓｃ （＝ （３ｆｓｃ／２）Ｘ２）となる。
Ａ＞に■、■で夫々示すサンプリング信号は、前記した
如く、スイッチ回路６に供給され、ここで第２図（Ｄ）
に示す３ｆｓｃのスイッチングパルスの半周期毎に、出
力端子７へ第２図（Ｅ）に一点鎖線■で示すＣ０Ｄ２の
遅延出力信号と、破線Ｖで示すＣＣＤ３の遅延出力信号
とが交互に選択出力されるため、後段のフィルタ回路（
図示せず）を通すことにより第２図（Ｅ）に実線■で示
す如く、遅延された入力カラー映像信号を得ることがで
きる。このようにして、理論的信号通過最高周波数は３
ｆｓｃ （＝ （３ｆｓｃ／２）Ｘ２）となる。
発明の効果
上述の如く、本発明によれば、電荷転送素子により入力
信号を所定時間遅延して出力するに際し、遅延出力信号
の周波数帯域を、電荷転送素子の伝送帯域よりも実質的
に拡大して広帯域とすることができる等の特長を有する
ものである。
信号を所定時間遅延して出力するに際し、遅延出力信号
の周波数帯域を、電荷転送素子の伝送帯域よりも実質的
に拡大して広帯域とすることができる等の特長を有する
ものである。
第１図は本発明回路の一実施例を示すブロック系統図、
第２図は第１図図示ブロック系統の動作説明用信号波形
図である。 ２．３・・・チャージ・カップルド・デバイス（ＣＯＤ
）、４・・・パルス発生回路、５・・・インバータ、６
・・・スイッチ回路。
第２図は第１図図示ブロック系統の動作説明用信号波形
図である。 ２．３・・・チャージ・カップルド・デバイス（ＣＯＤ
）、４・・・パルス発生回路、５・・・インバータ、６
・・・スイッチ回路。
Claims (1)
- 遅延すべき入力信号が夫々供給される互いに同一段数
のｎ個（ただし、ｎは２以上の整数）の電荷転送素子と
、互いに３６０°／ｎずつ位相が異なるｎ種のクロック
パルスを発生し、それらを該ｎ個の電荷転送素子に夫々
各別に供給するクロックパルス発生回路と、該ｎ個の電
荷転送素子よりその入力クロツクパルス周波数に応じた
時間遅延されて読み出された入力信号が並列に供給され
、これらを該クロックパルスの一周期の１／ｎ倍の期間
毎に順次切換えて直列に遅延信号として選択出力するス
イッチ手段とよりなることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25369584A JPS61131909A (ja) | 1984-11-30 | 1984-11-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25369584A JPS61131909A (ja) | 1984-11-30 | 1984-11-30 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131909A true JPS61131909A (ja) | 1986-06-19 |
Family
ID=17254860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25369584A Pending JPS61131909A (ja) | 1984-11-30 | 1984-11-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03251966A (ja) * | 1990-03-01 | 1991-11-11 | Hitachi Ltd | データ処理装置、画像処理装置、シフトレジスタ回路、ルックアップテーブル回路、演算回路、画像処理システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201715A (ja) * | 1984-03-26 | 1985-10-12 | Sony Corp | Ｃｃｄ遅延回路 |
-
1984
- 1984-11-30 JP JP25369584A patent/JPS61131909A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201715A (ja) * | 1984-03-26 | 1985-10-12 | Sony Corp | Ｃｃｄ遅延回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03251966A (ja) * | 1990-03-01 | 1991-11-11 | Hitachi Ltd | データ処理装置、画像処理装置、シフトレジスタ回路、ルックアップテーブル回路、演算回路、画像処理システム |
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