JPS60201715A - Ｃｃｄ遅延回路 - Google Patents
Ｃｃｄ遅延回路Info
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- JPS60201715A JPS60201715A JP5799984A JP5799984A JPS60201715A JP S60201715 A JPS60201715 A JP S60201715A JP 5799984 A JP5799984 A JP 5799984A JP 5799984 A JP5799984 A JP 5799984A JP S60201715 A JPS60201715 A JP S60201715A
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- Japan
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- ccd
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- supplied
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えばビデオディスクの再生信号に関する
ＴＢＣ（時間軸補正回路）に用いられるＣＣＤ遅延回路
に関する。
ＴＢＣ（時間軸補正回路）に用いられるＣＣＤ遅延回路
に関する。
「背景技術とその問題点」
例えばビデオディスク再生回路のＴＢＣ（時間軸補正回
路）のアナログ可変遅延回路としてＣＣＤ（電荷結合デ
ィバイス）が用いられる。第１図は、このＣＣＤが用い
られたＴＢＣの一例を示すものである。
路）のアナログ可変遅延回路としてＣＣＤ（電荷結合デ
ィバイス）が用いられる。第１図は、このＣＣＤが用い
られたＴＢＣの一例を示すものである。
第１図において１が入力端子を示し、ビデオディスクか
らの再生カラービデオ信号が入力端子１からＣＣＤ ２
に供給されると共に、このカラービデオ信号中の同期信
号が同期信号分離回路３に供給され、分離された水平同
期信号が位相比較回路４に供給される。位相比較回路４
には基準信号発生回路５から基準水平同期信号が供給さ
れ、同期信号分離回路３から出力される再生水平同期信
号の位相と基準信号発生回路５から出力される基準同期
信号の位相とが比較され、位相比較回路４の比較出力が
加算回路６に供給される。ＣＣＤ ２には、クロック発
生回路１０からサンプリングクロツクが供給され、ＣＣ
Ｄ ２の出力が出力端子Ｔに取り出されると共に、この
出力中のバースト信号がパーストゲート回路８により分
離され位相比較回路９に供給される。
らの再生カラービデオ信号が入力端子１からＣＣＤ ２
に供給されると共に、このカラービデオ信号中の同期信
号が同期信号分離回路３に供給され、分離された水平同
期信号が位相比較回路４に供給される。位相比較回路４
には基準信号発生回路５から基準水平同期信号が供給さ
れ、同期信号分離回路３から出力される再生水平同期信
号の位相と基準信号発生回路５から出力される基準同期
信号の位相とが比較され、位相比較回路４の比較出力が
加算回路６に供給される。ＣＣＤ ２には、クロック発
生回路１０からサンプリングクロツクが供給され、ＣＣ
Ｄ ２の出力が出力端子Ｔに取り出されると共に、この
出力中のバースト信号がパーストゲート回路８により分
離され位相比較回路９に供給される。
位相比較回路９には基準信号発生回路５から出力される
３、５８ ＭＨｚ （ＮＴＳＣ方式）の連続波が供給さ
れ、パーストゲート８から出力されるバースト信号と基
準信号発生回路５から出力される連続波とが比較され、
位相比較回路９の出力が加算回路６に供給される。加算
回路６の出力がクロック発生回路１０に供給される。ク
ロック発生回路１０は、例えば制御電圧により発振周期
がリニアに制御されるＶＣＯ（電圧制御発振器）の構成
とされ、加算回路６の出力によりクロック発生回路１０
の出力の周期が制御され、この出力がサンプリングクロ
ックとしてＣＣＤ ２に供給される。
３、５８ ＭＨｚ （ＮＴＳＣ方式）の連続波が供給さ
れ、パーストゲート８から出力されるバースト信号と基
準信号発生回路５から出力される連続波とが比較され、
位相比較回路９の出力が加算回路６に供給される。加算
回路６の出力がクロック発生回路１０に供給される。ク
ロック発生回路１０は、例えば制御電圧により発振周期
がリニアに制御されるＶＣＯ（電圧制御発振器）の構成
とされ、加算回路６の出力によりクロック発生回路１０
の出力の周期が制御され、この出力がサンプリングクロ
ックとしてＣＣＤ ２に供給される。
上述のＴＢＣ回路は、同期信号分離回路３を介して位相
比較回路４に供給される水平同期信号の位相と基準信号
発生回路５から位相比較回路４に供給される基準同期信
号の位相とを比較して補正量をめ、この補正量にしたが
ってＣＣＤ ２の遅延量を変化させるループと、パース
トゲート８を介して位相比較回路９に供給されるパース
信号の位相と基準信号発生回路５から位相比較回路９に
供給される基準信号の比相とを比較して補正量をめ、こ
の補正量にしたがってＣＣＤ ２の遅延量を変化させる
ループとによシ構成される。同期信号の位相によりジッ
ター成分を補償するループによシ、カラービデオ信号中
に含まれるジッター成分が略々１／１０となるまでジッ
ター成分が取り除かれ、ノ（−スト信号の位相によシジ
ツター成分を補償するフィードバックループにより、ジ
ッター成分が数μｓｅｃの範囲内となるまでジッター成
分が取９除かれる。
比較回路４に供給される水平同期信号の位相と基準信号
発生回路５から位相比較回路４に供給される基準同期信
号の位相とを比較して補正量をめ、この補正量にしたが
ってＣＣＤ ２の遅延量を変化させるループと、パース
トゲート８を介して位相比較回路９に供給されるパース
信号の位相と基準信号発生回路５から位相比較回路９に
供給される基準信号の比相とを比較して補正量をめ、こ
の補正量にしたがってＣＣＤ ２の遅延量を変化させる
ループとによシ構成される。同期信号の位相によりジッ
ター成分を補償するループによシ、カラービデオ信号中
に含まれるジッター成分が略々１／１０となるまでジッ
ター成分が取り除かれ、ノ（−スト信号の位相によシジ
ツター成分を補償するフィードバックループにより、ジ
ッター成分が数μｓｅｃの範囲内となるまでジッター成
分が取９除かれる。
ビデオディスクから出力されるビデオ信号中には、通常
１０μｓｅｃ程度のジッター成分が含まれ、最悪の場合
に、は３０μｓｅｃのジッター成分が含まれている。こ
のためこのビデオディスク再生回路）ＴＢＣは、３０μ
ｓｅｃのジッター成分を補償できるものでなければなら
ない。従って、第２図に示すように一例としてＣＣＤ
２の遅延時間の中心遅延時間ＤＬｍ ｉ ｄを７０μｓ
ｅｃとすると、この３０μｓｅｃのジッター成分を補償
するためのＣＣＤ ２の遅延時間は、最大遅延時間ＤＬ
ｍａ ｘで８５μｓｅｃ 、最小遅延時間ＤＬｍｉｎで
５５μｓｅｃとされる。
１０μｓｅｃ程度のジッター成分が含まれ、最悪の場合
に、は３０μｓｅｃのジッター成分が含まれている。こ
のためこのビデオディスク再生回路）ＴＢＣは、３０μ
ｓｅｃのジッター成分を補償できるものでなければなら
ない。従って、第２図に示すように一例としてＣＣＤ
２の遅延時間の中心遅延時間ＤＬｍ ｉ ｄを７０μｓ
ｅｃとすると、この３０μｓｅｃのジッター成分を補償
するためのＣＣＤ ２の遅延時間は、最大遅延時間ＤＬ
ｍａ ｘで８５μｓｅｃ 、最小遅延時間ＤＬｍｉｎで
５５μｓｅｃとされる。
ＣＣＤ ２の遅延時間ＤＬ は、ＣＣＤの段数にとＣＣ
Ｄに供給されるサンシリングクロックの周期Ｔｓ とに
より決定され、 ＤＬ＝ＴＳＸＫ・・・・・・・・・・・■でめられる。
Ｄに供給されるサンシリングクロックの周期Ｔｓ とに
より決定され、 ＤＬ＝ＴＳＸＫ・・・・・・・・・・・■でめられる。
従って、例えばＣＣＤ ２として６８０段のＣＯＤを用
いた場合、最大遅延時間ＤＬｍａ ｘの時のサンシリン
グ周期ＴＳＩは■式より、Ｔｓ、＝ ８５ ｘ −酊＝
０．１２５μｓｅｃとなシ、この時のサンプリング周
波数ｆｓｌは、ｆｓｌ−０，１２５−８Ｍ［−１ｚ となる。
いた場合、最大遅延時間ＤＬｍａ ｘの時のサンシリン
グ周期ＴＳＩは■式より、Ｔｓ、＝ ８５ ｘ −酊＝
０．１２５μｓｅｃとなシ、この時のサンプリング周
波数ｆｓｌは、ｆｓｌ−０，１２５−８Ｍ［−１ｚ となる。
また、最小遅延時間ＤＬｍ ｉ ｎのときのサンプリン
グ周期ＴＳ２は、■式より、 ＴＳ２−５５ ｘ Ｔｉ＝ ０．０８μｓｅｃとなり、
この時のサンプリング周波数１５２は、ｆＳｚ＝−ニー
＝ １２．５１ｖｉＨｚ０．０８ となる。従って、ＣＣＤ２に供給されるサンプリング周
波数ｆｓ は、８１ＶｉＨｚ 〜、 １２．５ ＭＨ２
の範囲の周波数のクロックとなる。
グ周期ＴＳ２は、■式より、 ＴＳ２−５５ ｘ Ｔｉ＝ ０．０８μｓｅｃとなり、
この時のサンプリング周波数１５２は、ｆＳｚ＝−ニー
＝ １２．５１ｖｉＨｚ０．０８ となる。従って、ＣＣＤ２に供給されるサンプリング周
波数ｆｓ は、８１ＶｉＨｚ 〜、 １２．５ ＭＨ２
の範囲の周波数のクロックとなる。
しかし、サンシリング周波数ｆＳ が８ ＭＨｚ〜１２
、５ ＭＨｚとされた場合、サンシリング周波数がビデ
オ信号をサンプリングするのに低すぎ、そのため折り返
しひずみが発生する問題が生じる。
、５ ＭＨｚとされた場合、サンシリング周波数がビデ
オ信号をサンプリングするのに低すぎ、そのため折り返
しひずみが発生する問題が生じる。
そこで、例えば可変遅延回路として６８０段のＣＣＤを
２段縦続接続し、１３６０段のＣＯＤとしてＴＢＣ回路
を構成することが考えられる。しかし、この時のサンシ
リングクロックを■式から同様にめると、サンプリング
周波数ｆＳ はｆｓ＝１６Ｍ）（ｚ〜２５ＭＨ２となり
ＣＯＤの動作速度の限界のクロック周波数例えば１５
ＭＨｚを超え、ＣＣＤ２が動作しない。
２段縦続接続し、１３６０段のＣＯＤとしてＴＢＣ回路
を構成することが考えられる。しかし、この時のサンシ
リングクロックを■式から同様にめると、サンプリング
周波数ｆＳ はｆｓ＝１６Ｍ）（ｚ〜２５ＭＨ２となり
ＣＯＤの動作速度の限界のクロック周波数例えば１５
ＭＨｚを超え、ＣＣＤ２が動作しない。
そこで、可変遅延回路として６８０段のＣＯＤを並列に
接続し、このＣＯＤを並列ドライブさせることで、サン
プリング周波数がビデオ信号の帯域内に入らず然もＣＣ
Ｄの動作限界を超えないサンノリング周波数でビデオ信
号をサンプリングしすることができ、３０μｓｅｃのジ
ッター成分を補償することができるＴＢＣ回路が構成で
きる。しがし、このようにＣＣＤを並列接続し、とのＣ
ＣＤを並列ドライブさせた場合、並列接続されたＣＣＤ
の夫々の出力を合成するスイッチ回路は、高速動作が可
能で且つアナログ波形を歪ませない構成の必要がある。
接続し、このＣＯＤを並列ドライブさせることで、サン
プリング周波数がビデオ信号の帯域内に入らず然もＣＣ
Ｄの動作限界を超えないサンノリング周波数でビデオ信
号をサンプリングしすることができ、３０μｓｅｃのジ
ッター成分を補償することができるＴＢＣ回路が構成で
きる。しがし、このようにＣＣＤを並列接続し、とのＣ
ＣＤを並列ドライブさせた場合、並列接続されたＣＣＤ
の夫々の出力を合成するスイッチ回路は、高速動作が可
能で且つアナログ波形を歪ませない構成の必要がある。
「発明の目的」
したがってこの発明の目的は、高速動作で且つアナログ
波形を歪せない構成のスイッチ回路を備え、ビデオディ
スクのジッター成分を十分に補償することができるＣＣ
Ｄ遅延回路を提供することにある。
波形を歪せない構成のスイッチ回路を備え、ビデオディ
スクのジッター成分を十分に補償することができるＣＣ
Ｄ遅延回路を提供することにある。
「発明の概要」
この発明は、入力信号が共通の第１及び第２のＣＣＤを
、第１及び第２のＣＣＤの各々に対して互いに逆相で同
一の周波数のクロックで制御し、第１及び第２のＣＣＤ
の各々の出力をクロックで制御されるスイッチ回路によ
り選択して取シ出すようにしたＣＣＤ遅延回路において
、 互いのコレクタたすきかけ接続すると共に、６各のエミ
ッタ接続点に信号電流源が接続された第１及び第２の差
動回路を有し、夫々の信号電流源を第１及び第２のＣＣ
Ｄにより制御し、第１及び第２の差動回路に上記のクロ
ックを供給し、第１及び第２の差動回路をスイッチング
動作させ、少くとも一方のコレクタ接続点から選択され
た出力を得るようにしたＣＣＤ遅延回路である。
、第１及び第２のＣＣＤの各々に対して互いに逆相で同
一の周波数のクロックで制御し、第１及び第２のＣＣＤ
の各々の出力をクロックで制御されるスイッチ回路によ
り選択して取シ出すようにしたＣＣＤ遅延回路において
、 互いのコレクタたすきかけ接続すると共に、６各のエミ
ッタ接続点に信号電流源が接続された第１及び第２の差
動回路を有し、夫々の信号電流源を第１及び第２のＣＣ
Ｄにより制御し、第１及び第２の差動回路に上記のクロ
ックを供給し、第１及び第２の差動回路をスイッチング
動作させ、少くとも一方のコレクタ接続点から選択され
た出力を得るようにしたＣＣＤ遅延回路である。
「実施例」
この発明の一実施例について、以下、図面を参照して説
明する。第３図において１１が入力端子を示し、カラー
ビデオ信号が入力端子１１がらＣＣＤ １２ Ａ 、
ＣＣＤ １２ Ｂに供給されると共に同期信号分離回路
１３に供給され、分離された水平同期信号が位相比較回
路１４に供給される。このカラービデオ信号は、例えば
ビデオ信号がＦＭ 変調されて記録されている光学式の
ディスクにレーザービームな照射することにより読取ら
れ、ＦＭ復調することにより得られるもので、このカラ
ービデオ信号中には、例えば最大３０ ｐ ｓｅｅのジ
ッター成分が含まれている。
明する。第３図において１１が入力端子を示し、カラー
ビデオ信号が入力端子１１がらＣＣＤ １２ Ａ 、
ＣＣＤ １２ Ｂに供給されると共に同期信号分離回路
１３に供給され、分離された水平同期信号が位相比較回
路１４に供給される。このカラービデオ信号は、例えば
ビデオ信号がＦＭ 変調されて記録されている光学式の
ディスクにレーザービームな照射することにより読取ら
れ、ＦＭ復調することにより得られるもので、このカラ
ービデオ信号中には、例えば最大３０ ｐ ｓｅｅのジ
ッター成分が含まれている。
位相比較回路１４には基準信号発生回路１５から基準信
号が供給され、同期信号分離回路１３から出力される水
平同期信号の位相と基準信号発生回路１５から供給され
る基準同期信号の位相とが比較され、位相比較出力が加
算回路１６に供給される。
号が供給され、同期信号分離回路１３から出力される水
平同期信号の位相と基準信号発生回路１５から供給され
る基準同期信号の位相とが比較され、位相比較出力が加
算回路１６に供給される。
ＣＣＤ−１２Ａ及びＣＣＤ ｉ ２．１３には、クロッ
ク発生回路１７から互いに逆相で同一の周波数のクロッ
クＣＫ及びＣＫが供給され、ＣＣＤ４２Ａ及びＣＣＤ１
２Ｂのサンプリング出力がスイッチ回路１９に供給され
る。スイッチ回路１９には、クロック発生回路１１から
クロックＣＫ 及びクロック−ｄが供給され、このクロ
ックＣＫ 及びＣＫ Ｋよ、？ ＣＣＤ１２Ａの出力と
ＣＣＤ １２ Ｂの出方とが切り換えられ、出力端子２
０に一方のＣＣＤの出力が取シ出されると共に、スイッ
チ回路１９の出力がパーストゲート２１を介して位相比
較回路２２に供給される。
ク発生回路１７から互いに逆相で同一の周波数のクロッ
クＣＫ及びＣＫが供給され、ＣＣＤ４２Ａ及びＣＣＤ１
２Ｂのサンプリング出力がスイッチ回路１９に供給され
る。スイッチ回路１９には、クロック発生回路１１から
クロックＣＫ 及びクロック−ｄが供給され、このクロ
ックＣＫ 及びＣＫ Ｋよ、？ ＣＣＤ１２Ａの出力と
ＣＣＤ １２ Ｂの出方とが切り換えられ、出力端子２
０に一方のＣＣＤの出力が取シ出されると共に、スイッ
チ回路１９の出力がパーストゲート２１を介して位相比
較回路２２に供給される。
位相比較回路２２には基準信号発生回路１５から基準信
号が供給され、パーストゲート２１から出力されるバー
スト信号の位相と基準信号発生回路１５から出力される
連続波の位相とが比較され、位相比較出力が加算回路１
６に供給される。
号が供給され、パーストゲート２１から出力されるバー
スト信号の位相と基準信号発生回路１５から出力される
連続波の位相とが比較され、位相比較出力が加算回路１
６に供給される。
加算回路１６の出力がクロック発生回路１７に供給され
る。クロック発生回路１１は、例えばＶＣＯ（電圧制御
発振器）で、加算回路１６の出力によりクロック発生回
路１７の出力の周期がリニアに制御され、この出力がサ
ンノリングクロツクＣＫ及びＣＫとしてＣＣＰ １２
Ａ及びＣＣＤ １．２ Ｂに夫夫供給される。
る。クロック発生回路１１は、例えばＶＣＯ（電圧制御
発振器）で、加算回路１６の出力によりクロック発生回
路１７の出力の周期がリニアに制御され、この出力がサ
ンノリングクロツクＣＫ及びＣＫとしてＣＣＰ １２
Ａ及びＣＣＤ １．２ Ｂに夫夫供給される。
このＴＢＣ回路は、同期信号分離回路１３を介して位相
比較回路１４に供給される水平同期信号の位相と基準信
号発生回路１５から位相比較回路１４に供給される基準
信号の位相とを比較して補正量をめ、この補正量にした
がってＣＣＤ １２ Ａ及び１２Ｂの遅延量を変化させ
るループと、パーストゲート２１を介して位相比較回路
２２に供給されるパース信号の位相と基準信号発生回路
１５から位相比較回路２２に供給される連続波の比相と
を比較して補正量をめ、この補正量にしたがってＣＣＤ
１２ Ａ及び１２Ｂの遅延量を変化させるループとに
より構成される。同期信号の位相によりジッター成分を
補償するループによシ、カラービデオ信号中に含まれる
ジッター成分が略々１／１０となるまでジッター成分が
取り除かれ、バースト信号の位相によりジッター成分を
補償するフイードバノクルーゾにより、ジッター成分が
数ｐ ｓｅｃの範囲内となるまでジッター成分が取り除
かれる。
比較回路１４に供給される水平同期信号の位相と基準信
号発生回路１５から位相比較回路１４に供給される基準
信号の位相とを比較して補正量をめ、この補正量にした
がってＣＣＤ １２ Ａ及び１２Ｂの遅延量を変化させ
るループと、パーストゲート２１を介して位相比較回路
２２に供給されるパース信号の位相と基準信号発生回路
１５から位相比較回路２２に供給される連続波の比相と
を比較して補正量をめ、この補正量にしたがってＣＣＤ
１２ Ａ及び１２Ｂの遅延量を変化させるループとに
より構成される。同期信号の位相によりジッター成分を
補償するループによシ、カラービデオ信号中に含まれる
ジッター成分が略々１／１０となるまでジッター成分が
取り除かれ、バースト信号の位相によりジッター成分を
補償するフイードバノクルーゾにより、ジッター成分が
数ｐ ｓｅｃの範囲内となるまでジッター成分が取り除
かれる。
ビデオディスクから出力されるビデオ信号中には、前述
のように通常１０μｓｅｃ程度のジッター成分が含まれ
、最悪の場合には３０μｓｅｃのジッター成分が含まれ
ている。可変遅延回路として例えば６８０段のＣＣＤ
１本によりＴＢＣ回路を構成した場合、ジッタ吸収に必
要な上述の遅延量を得るためのクロック周波数がビデオ
帯域のサンプリングにとって低くなりすぎる。また、可
変遅延回路として例えば６８０段のＣＯＤを２本縦続接
続してＴＢＣ回路を構成した場合、サンプリング周波数
がＣＣＤの動作限界を超えて動作しなくなる。そこで、
この発明の一実施例のＴＢＣ回路では、可変遅延素子と
して例えば６８０段のＣＣＤを２本並列に接続し、との
ＣＣＤを並列ドライブさせる構成とされている。従って
、サンプリング周波数Ｔｓ がビデオ信号の帯域をサン
プリングできる周波数となり、然もＣＣＤの動作限界を
超えないサンプリング周波数でビデオ信号をサンプリン
グすることができ、３０μｓｅｃのジッター成分を補償
できるＴＢＣ回路が構成できる。
のように通常１０μｓｅｃ程度のジッター成分が含まれ
、最悪の場合には３０μｓｅｃのジッター成分が含まれ
ている。可変遅延回路として例えば６８０段のＣＣＤ
１本によりＴＢＣ回路を構成した場合、ジッタ吸収に必
要な上述の遅延量を得るためのクロック周波数がビデオ
帯域のサンプリングにとって低くなりすぎる。また、可
変遅延回路として例えば６８０段のＣＯＤを２本縦続接
続してＴＢＣ回路を構成した場合、サンプリング周波数
がＣＣＤの動作限界を超えて動作しなくなる。そこで、
この発明の一実施例のＴＢＣ回路では、可変遅延素子と
して例えば６８０段のＣＣＤを２本並列に接続し、との
ＣＣＤを並列ドライブさせる構成とされている。従って
、サンプリング周波数Ｔｓ がビデオ信号の帯域をサン
プリングできる周波数となり、然もＣＣＤの動作限界を
超えないサンプリング周波数でビデオ信号をサンプリン
グすることができ、３０μｓｅｃのジッター成分を補償
できるＴＢＣ回路が構成できる。
つまり、第４図Ａに示す入力信号が第４図Ｅに示すクロ
ックＣＫ により第４図Ｂに示すようにサンプリングさ
れ、ＣＣＤ１２Ａから出力される。第４図Ａに示す入力
信号が第４図Ｆに示すクロックＣＫ により第４図Ｃに
示すようにサンプリングされ、ＣＣＤ １２ Ｂから出
力される。クロックＣＫ によりサンシリングされた第
４図Ｂに示す出力とクロックＣＫ によりサンシリング
された第４図Ｃに示す出力とがクロックＣＫ で制御さ
れるスイッチ回路１９により交互に選択され、第４図り
に示すようにサンプリングされた出力が出力端子２０に
得られる。これは、クロックＣＫ の周波数の２倍の周
波数で第４図Ａに示す入力信号がサンプリングされたこ
とと等価である。従って、ＣＣＤ１２Ａ。
ックＣＫ により第４図Ｂに示すようにサンプリングさ
れ、ＣＣＤ１２Ａから出力される。第４図Ａに示す入力
信号が第４図Ｆに示すクロックＣＫ により第４図Ｃに
示すようにサンプリングされ、ＣＣＤ １２ Ｂから出
力される。クロックＣＫ によりサンシリングされた第
４図Ｂに示す出力とクロックＣＫ によりサンシリング
された第４図Ｃに示す出力とがクロックＣＫ で制御さ
れるスイッチ回路１９により交互に選択され、第４図り
に示すようにサンプリングされた出力が出力端子２０に
得られる。これは、クロックＣＫ の周波数の２倍の周
波数で第４図Ａに示す入力信号がサンプリングされたこ
とと等価である。従って、ＣＣＤ１２Ａ。
１２Ｂに供給されるクロック周波数は、ビデオ信号のサ
ンプリングに必要なりロックの１の周波数で良く、然も
、各々のＣＣＤの動作限界を超えないものとできる。
ンプリングに必要なりロックの１の周波数で良く、然も
、各々のＣＣＤの動作限界を超えないものとできる。
つまり、ＣＣＤ １２ Ａ 、 １２ Ｂとして例えば
６８０段のＣＣＤを用い、このＣＣＤ １２ Ａ 、
１２ Ｂによシ構成される遅延回路の遅延時間の最大遅
延時間ＤＬｍａｘを８５μｓｅｃ 、最小遅延時間ＤＬ
ｍ ｉ ｎを５５μｓｅｃとして最大３０μｓｅｃのジ
ッター成分を補償できるＴＢＣ回路を構成した場合、Ｃ
ＣＤ１２Ａ。
６８０段のＣＣＤを用い、このＣＣＤ １２ Ａ 、
１２ Ｂによシ構成される遅延回路の遅延時間の最大遅
延時間ＤＬｍａｘを８５μｓｅｃ 、最小遅延時間ＤＬ
ｍ ｉ ｎを５５μｓｅｃとして最大３０μｓｅｃのジ
ッター成分を補償できるＴＢＣ回路を構成した場合、Ｃ
ＣＤ１２Ａ。
１２Ｂによシ構成される遅延回路は６８０Ｘ２段のＣＣ
Ｄと等価であるから、出力されるビデオ信号のサンプリ
ング周波数ｆｓ は前述の０式より１６■七〜２５ Ｍ
Ｈｚのものとなる。このサンプリング周波数は、ビデオ
信号の最高周波数より３倍以上高い周波数なので、折シ
返し歪みが発生しない。
Ｄと等価であるから、出力されるビデオ信号のサンプリ
ング周波数ｆｓ は前述の０式より１６■七〜２５ Ｍ
Ｈｚのものとなる。このサンプリング周波数は、ビデオ
信号の最高周波数より３倍以上高い周波数なので、折シ
返し歪みが発生しない。
また、この時ＣＣＤ １２ Ａ 、 １２ Ｂに夫々供
給されるクロックは、出力されるビデオ信号のサンプリ
ング周波数ｆｓ のユの周波数のクロックであるから８
ＭＨ’ｚ〜１２．５ ＭＨｚのクロックである。この
周波数は、 ＣＣＤの動作限界１５ ＭＨｚを超えてい
ないため、 ＣＣＤが十分動作することができる。
給されるクロックは、出力されるビデオ信号のサンプリ
ング周波数ｆｓ のユの周波数のクロックであるから８
ＭＨ’ｚ〜１２．５ ＭＨｚのクロックである。この
周波数は、 ＣＣＤの動作限界１５ ＭＨｚを超えてい
ないため、 ＣＣＤが十分動作することができる。
この発明の一実施例のスイッチ回路１９は、第５図に示
すように構成される。第５図において３０．３１及び３
２．３３がＮＰＮ型のトランジスタを示し、トランジス
タ３０．３１のエミッタが共通接続され第１の差動アン
プが構成され、トランジスタ３２．３３のエミッタが共
通接続され第２の差動アンプが構成される。
すように構成される。第５図において３０．３１及び３
２．３３がＮＰＮ型のトランジスタを示し、トランジス
タ３０．３１のエミッタが共通接続され第１の差動アン
プが構成され、トランジスタ３２．３３のエミッタが共
通接続され第２の差動アンプが構成される。
トランジスタ３０のベースとトランジスタ３３のベース
が共通接続され、この共通接続点にクロック入力端子３
４が接続される。トランジスタ３１のベースとトランジ
スタ３２のベースが共通接続され、この共通接続点にク
ロック入力端子３５が接続される。
が共通接続され、この共通接続点にクロック入力端子３
４が接続される。トランジスタ３１のベースとトランジ
スタ３２のベースが共通接続され、この共通接続点にク
ロック入力端子３５が接続される。
トランジスタ３０のコレクタとトランジスタ３２のコレ
クタとが共通接続され、この共通接続点が抵抗３６を介
して電源端子３１に接続されると共にコンデンサ３８を
介して接地される。トランジスタ３１のコレクタとトラ
ンジスタ３３のコレクタが共通接続され、この共通接続
点が抵抗３９を介して電源端子３７に接続されると共に
、出力端子４０として導出される。
クタとが共通接続され、この共通接続点が抵抗３６を介
して電源端子３１に接続されると共にコンデンサ３８を
介して接地される。トランジスタ３１のコレクタとトラ
ンジスタ３３のコレクタが共通接続され、この共通接続
点が抵抗３９を介して電源端子３７に接続されると共に
、出力端子４０として導出される。
トランジスタ３０のエミッタとトランジスタ３１のエミ
ッタとの共通接続点がトランジスタ４１のコレクタに接
続される。トランジスタ４１のベースが入力端子４２に
接続され、トランジスタ４１のエミッタが定電流源４３
を介して接地される。トランジスタ３２のエミッタとト
ランジスタ３３のエミッタとの共通接続点にトランジス
タ４４のコレクタが接続される。トランジスタ４４のベ
ースが入力端子４５に接続され、トランジスタ４４のエ
ミッタが定電流源４６を介して接地される。
ッタとの共通接続点がトランジスタ４１のコレクタに接
続される。トランジスタ４１のベースが入力端子４２に
接続され、トランジスタ４１のエミッタが定電流源４３
を介して接地される。トランジスタ３２のエミッタとト
ランジスタ３３のエミッタとの共通接続点にトランジス
タ４４のコレクタが接続される。トランジスタ４４のベ
ースが入力端子４５に接続され、トランジスタ４４のエ
ミッタが定電流源４６を介して接地される。
クロック入力端子３４にはクロック発生回路１７から第
４図Ｅに示すクロックＣＫ が供給され、クロック入力
端子３５にはクロック発生回路ＩＴから第４図Ｆに示す
クロックＣＫ と逆相のクロックＣＫ が供給される。
４図Ｅに示すクロックＣＫ が供給され、クロック入力
端子３５にはクロック発生回路ＩＴから第４図Ｆに示す
クロックＣＫ と逆相のクロックＣＫ が供給される。
入力端子４２にはＣＣＤ１２Ａの出力が供給され、入力
端子４５にはＣＣＤ１２Ｂの出力が供給される。
端子４５にはＣＣＤ１２Ｂの出力が供給される。
クロックＣＫカハイレベルで、クロック丁カローレベル
の期間では、トランジスタ３０．３３がオン状態となり
トランジスタ３１．３２がオフ状態となる。従って、電
源端子３７から抵抗３６及びトランジスタ３０を介して
電流が流れ、この電流がトランジスタ４１、定電流源４
３を介してアースに流れると共に、電源端子３Ｔから抵
抗３９及びトランジスタ３３を介して電流が流れ、この
電流がトランジスタ４４、定電流源４６を介してアース
に流れる。抵抗３９の一端は出力端子４０に接続され、
トランジスタ４４のベースには、入力端子４５からＣＣ
Ｄ １２ Ｂの出力が供給されているので、このときト
ランジスタ４４のコレクタからＣＣＤ １２ Ｂの出力
が取シ出され、出力端子４０に導かれる。
の期間では、トランジスタ３０．３３がオン状態となり
トランジスタ３１．３２がオフ状態となる。従って、電
源端子３７から抵抗３６及びトランジスタ３０を介して
電流が流れ、この電流がトランジスタ４１、定電流源４
３を介してアースに流れると共に、電源端子３Ｔから抵
抗３９及びトランジスタ３３を介して電流が流れ、この
電流がトランジスタ４４、定電流源４６を介してアース
に流れる。抵抗３９の一端は出力端子４０に接続され、
トランジスタ４４のベースには、入力端子４５からＣＣ
Ｄ １２ Ｂの出力が供給されているので、このときト
ランジスタ４４のコレクタからＣＣＤ １２ Ｂの出力
が取シ出され、出力端子４０に導かれる。
りａツクＣＫ がローレベルでりａツク百がハイレベル
の期間では、トランジスタ３１．３２がオン状態となり
、トランジスタ３０．３３がオフ状態となる。従って、
電源、端子３７から抵抗３６及びトランジスタ３２を介
して電流が流れ、この電流がトランジスタ４４、定電流
源４６を介してアースに流れると共に、電源端子３７が
ら抵抗３９及びトランジスタ３１を介して電流が流れ、
この電流がトランジスタ４１、定電流源４３を介してア
ースに流れる。抵抗３９の一端は出力端子４０に接続さ
れ、トランジスタ４１０ベースニハ入力端子４２からＣ
ＣＤ１２Ａの出力が供給されているので、このときトラ
ンジスタ４１のコレクタからＣＣＤ １２ Ａの出力が
取り出され、出力端子４０に導かれる。
の期間では、トランジスタ３１．３２がオン状態となり
、トランジスタ３０．３３がオフ状態となる。従って、
電源、端子３７から抵抗３６及びトランジスタ３２を介
して電流が流れ、この電流がトランジスタ４４、定電流
源４６を介してアースに流れると共に、電源端子３７が
ら抵抗３９及びトランジスタ３１を介して電流が流れ、
この電流がトランジスタ４１、定電流源４３を介してア
ースに流れる。抵抗３９の一端は出力端子４０に接続さ
れ、トランジスタ４１０ベースニハ入力端子４２からＣ
ＣＤ１２Ａの出力が供給されているので、このときトラ
ンジスタ４１のコレクタからＣＣＤ １２ Ａの出力が
取り出され、出力端子４０に導かれる。
なお、トランジスタ３０．３２のコレクタ出力をコンデ
ンサ３８により交流的に接地しているが、平衡出力とし
て各ＣＣＤの出力を取シ出すようにしても良い。
ンサ３８により交流的に接地しているが、平衡出力とし
て各ＣＣＤの出力を取シ出すようにしても良い。
「発明の効果」
この発明に依れば、スイッチ回路１９としてＥＣＬの構
成のスイッチ回路が用いられているので、高速なスイッ
チング動作が可能で然もアナログ波形の歪みが生じない
。従ってこの発明に依れば、可変遅延素子としてＣＣＤ
を並列接続し、この並列接続されたＣＣＤの夫々の出力
をスイッチ回路で交互に取シ出す構成のカラービデオ信
号の７８０回路を構成できる。
成のスイッチ回路が用いられているので、高速なスイッ
チング動作が可能で然もアナログ波形の歪みが生じない
。従ってこの発明に依れば、可変遅延素子としてＣＣＤ
を並列接続し、この並列接続されたＣＣＤの夫々の出力
をスイッチ回路で交互に取シ出す構成のカラービデオ信
号の７８０回路を構成できる。
第１図は従来のＣＣＤ遅延回路が用いられた７８０回路
のブロック図、第２図は従来のＣＣＤ遅延回路の説明に
用いる路線図、第３図はこの発明を７８０回路に適用し
た一実施例のブロック図、第４図はこの発明の一実施例
の動作説明に用いる波形図、第５図はこの発明の一実施
例の接続図である。 ２．１２Ａ、１２Ｂ・・・・・・・・・・・ＣＣＤ、１
０，１７°゛・・・・・・・・・・クロック発生回路、
１９・・・・・・・・・・・・スイッチ回路、３０．３
１，３２，３３，４１，４４ ・・・・・・・・・・・
ト ランジスタ。 代理人 杉 浦 正 知 第１図 す 第２図 １−−３０．ｕｓｅｃＪ 第３図
のブロック図、第２図は従来のＣＣＤ遅延回路の説明に
用いる路線図、第３図はこの発明を７８０回路に適用し
た一実施例のブロック図、第４図はこの発明の一実施例
の動作説明に用いる波形図、第５図はこの発明の一実施
例の接続図である。 ２．１２Ａ、１２Ｂ・・・・・・・・・・・ＣＣＤ、１
０，１７°゛・・・・・・・・・・クロック発生回路、
１９・・・・・・・・・・・・スイッチ回路、３０．３
１，３２，３３，４１，４４ ・・・・・・・・・・・
ト ランジスタ。 代理人 杉 浦 正 知 第１図 す 第２図 １−−３０．ｕｓｅｃＪ 第３図
Claims (1)
- 【特許請求の範囲】 入力信号が共通の第１及び第２のＣＣＤを、上記第１及
び第２のＣＣＤの各々に対して互いに逆相で同一の周波
数のクロックで制御し、上記第１及び第２のＣＣＤの各
々の出力を上記クロックで制御されるスイッチ回路によ
り選択して取シ出すようにしたＣＣＤ遅延回路において
、 互いのコレクタをたすきかけ接続すると共に、各々のエ
ミッタ接続点に信号電流源が接続された第１及び第２の
差動回路を有し、夫々の上記信号電流源を上記第１及び
第２のＣＣＤにより制御し、上記第１及び第２の差動回
路に上記クロックを供給し、上記第１及び第２の差動回
路をスイッチング動作させ、少くとも一方のコレクタ接
続点から選択された出力を得るようにしたＣＣＤ遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5799984A JPS60201715A (ja) | 1984-03-26 | 1984-03-26 | Ｃｃｄ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5799984A JPS60201715A (ja) | 1984-03-26 | 1984-03-26 | Ｃｃｄ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201715A true JPS60201715A (ja) | 1985-10-12 |
Family
ID=13071694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5799984A Pending JPS60201715A (ja) | 1984-03-26 | 1984-03-26 | Ｃｃｄ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131909A (ja) * | 1984-11-30 | 1986-06-19 | Victor Co Of Japan Ltd | 遅延回路 |
| JPH054368U (ja) * | 1991-07-01 | 1993-01-22 | 三洋電機株式会社 | ガイドシヤフトの取付装置 |
| CN110246529A (zh) * | 2018-03-07 | 2019-09-17 | 爱思开海力士有限公司 | 延迟电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54145469A (en) * | 1978-05-06 | 1979-11-13 | Sanyo Electric Co Ltd | Signal switching unit |
| JPS572730A (en) * | 1980-06-09 | 1982-01-08 | Sekisui Chem Co Ltd | Manufacture of heat insulating tube |
| JPS572730B2 (ja) * | 1972-05-27 | 1982-01-18 |
-
1984
- 1984-03-26 JP JP5799984A patent/JPS60201715A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572730B2 (ja) * | 1972-05-27 | 1982-01-18 | ||
| JPS54145469A (en) * | 1978-05-06 | 1979-11-13 | Sanyo Electric Co Ltd | Signal switching unit |
| JPS572730A (en) * | 1980-06-09 | 1982-01-08 | Sekisui Chem Co Ltd | Manufacture of heat insulating tube |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131909A (ja) * | 1984-11-30 | 1986-06-19 | Victor Co Of Japan Ltd | 遅延回路 |
| JPH054368U (ja) * | 1991-07-01 | 1993-01-22 | 三洋電機株式会社 | ガイドシヤフトの取付装置 |
| CN110246529A (zh) * | 2018-03-07 | 2019-09-17 | 爱思开海力士有限公司 | 延迟电路 |
| KR20190105961A (ko) * | 2018-03-07 | 2019-09-18 | 에스케이하이닉스 주식회사 | 지연 회로 |
| CN110246529B (zh) * | 2018-03-07 | 2023-03-14 | 爱思开海力士有限公司 | 延迟电路 |
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