JPS6113301A - インタ−ロツク条件判定回路 - Google Patents
インタ−ロツク条件判定回路Info
- Publication number
- JPS6113301A JPS6113301A JP13311984A JP13311984A JPS6113301A JP S6113301 A JPS6113301 A JP S6113301A JP 13311984 A JP13311984 A JP 13311984A JP 13311984 A JP13311984 A JP 13311984A JP S6113301 A JPS6113301 A JP S6113301A
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- JP
- Japan
- Prior art keywords
- interlock
- condition
- actuator
- code
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数台設置されたアクチュエータの相互干渉を
さけるためのインターロック条件の判定を高速に行い、
かつその判定条件の変更が容易なインターロック条件判
定回路に関する。
さけるためのインターロック条件の判定を高速に行い、
かつその判定条件の変更が容易なインターロック条件判
定回路に関する。
最近の自動化設備では、コンピュータユニット（以下、
ＣＰＵと称す）により制御を行う場合が多い。またその
機構部は対象となるワークに対して複雑に作用する場合
が多く、各機構部が他の機構部の機械的位置に無関係に
動作することができることはほとんどない。したがって
各機構部をアクチュエータで動作させる時には、何らか
の制約条件（以下、インターロック条件と称す）つまり
、動かそうとする機構部が他の機構部と干渉しないで動
作が可能な機械的相互関係が確保されている場合にのみ
当該機構部を動作させるような制御が必要となる。この
様なインターロック条件の判定をソフトウェアで行った
場合、インターロック条件の変更等が発生した場合には
柔軟に対応できるという利点はあるが、インターロック
条件が増えれば増えるほど、また機構部の動作回数が多
くなればなるほどシステム全体を処理するＣＰＵにとっ
て大きな負荷となってしまい、システムの処理速度の低
下をまねく欠点がある。また各アクチュエータごとの各
々異なったインターロック条件をプログラミングするの
で、プログラムが煩雑になってしまい開発工数も増大す
るという欠点があった。また固定的なハードウェアを用
いたのでは条件変更の時にはワイヤー配線の変更等を必
要とし、柔軟な対応ができないことは明白である。
ＣＰＵと称す）により制御を行う場合が多い。またその
機構部は対象となるワークに対して複雑に作用する場合
が多く、各機構部が他の機構部の機械的位置に無関係に
動作することができることはほとんどない。したがって
各機構部をアクチュエータで動作させる時には、何らか
の制約条件（以下、インターロック条件と称す）つまり
、動かそうとする機構部が他の機構部と干渉しないで動
作が可能な機械的相互関係が確保されている場合にのみ
当該機構部を動作させるような制御が必要となる。この
様なインターロック条件の判定をソフトウェアで行った
場合、インターロック条件の変更等が発生した場合には
柔軟に対応できるという利点はあるが、インターロック
条件が増えれば増えるほど、また機構部の動作回数が多
くなればなるほどシステム全体を処理するＣＰＵにとっ
て大きな負荷となってしまい、システムの処理速度の低
下をまねく欠点がある。また各アクチュエータごとの各
々異なったインターロック条件をプログラミングするの
で、プログラムが煩雑になってしまい開発工数も増大す
るという欠点があった。また固定的なハードウェアを用
いたのでは条件変更の時にはワイヤー配線の変更等を必
要とし、柔軟な対応ができないことは明白である。
本発明の目的は、前記した従来技術の欠点をなくし、Ｃ
ＰＵの負荷を軽減してシステムの処理速度を向上させる
とともに、インターロック条件の変更に対してもワイヤ
ー配線の変更なしで柔軟に対応できるインターロック条
件判定回路を提供するにある。
ＰＵの負荷を軽減してシステムの処理速度を向上させる
とともに、インターロック条件の変更に対してもワイヤ
ー配線の変更なしで柔軟に対応できるインターロック条
件判定回路を提供するにある。
本発明は、かかる目的を達成するために、書き替え可能
なメモリに各アクチュエータごとのインターロック条件
を設定できるようにし、ＣＰＵからのインターロック条
件のチェックコードに応じて対応するメモリの内容とす
べての位置検出器の状艷を所定のヒ［ット長単位で順次
比較判定して、その判定結果をＣＰＵへ出力する方式と
した。これにより、ＣＰＵの負荷を軽減できシステムの
処理速度が向上するとともに、インターロック条件の変
更に対しても、メモリの書き替えだけで対処が可能とな
る。
なメモリに各アクチュエータごとのインターロック条件
を設定できるようにし、ＣＰＵからのインターロック条
件のチェックコードに応じて対応するメモリの内容とす
べての位置検出器の状艷を所定のヒ［ット長単位で順次
比較判定して、その判定結果をＣＰＵへ出力する方式と
した。これにより、ＣＰＵの負荷を軽減できシステムの
処理速度が向上するとともに、インターロック条件の変
更に対しても、メモリの書き替えだけで対処が可能とな
る。
以下、第１図ないし第２図に従って本発明の詳細な説明
する。第１図は、本発明の一実施例を示すブロック図、
第２図はインターロック条件の設定方法を示すインター
ロックメモリのメモリマツプを示す。本発明のインター
ロック条件判定回路１３は、全アクチュエータ１２につ
いてインターロック条件を判定するのに必要な位置検出
器１０の数取上の適当なビット数を持ったメモリ容量を
有するインターロックメモリ２゜ＣＰＵＩのアクチュエ
ータコード２ｏを判定し、当該コードに対応したインタ
ーロックメモリ２の内容と位置検出情報２１とを比較判
定するためのタイミング信号を発生するタイミング信号
発生回路５および同期パルス発生器６．ゲート回路７、
そして位置検出情報２１を適当なビット長で順次条件判
定回路３へ大刀するためのシフトレジスタ４、前記イン
ターロックメモリ２の内容とシフトレジスタ４の出力を
比較判定し、インターロック条件の不成立を検出する条
件判定回路３．当該条件判定結果２６をラッチするだめ
のラッチ回路８で構成される。
する。第１図は、本発明の一実施例を示すブロック図、
第２図はインターロック条件の設定方法を示すインター
ロックメモリのメモリマツプを示す。本発明のインター
ロック条件判定回路１３は、全アクチュエータ１２につ
いてインターロック条件を判定するのに必要な位置検出
器１０の数取上の適当なビット数を持ったメモリ容量を
有するインターロックメモリ２゜ＣＰＵＩのアクチュエ
ータコード２ｏを判定し、当該コードに対応したインタ
ーロックメモリ２の内容と位置検出情報２１とを比較判
定するためのタイミング信号を発生するタイミング信号
発生回路５および同期パルス発生器６．ゲート回路７、
そして位置検出情報２１を適当なビット長で順次条件判
定回路３へ大刀するためのシフトレジスタ４、前記イン
ターロックメモリ２の内容とシフトレジスタ４の出力を
比較判定し、インターロック条件の不成立を検出する条
件判定回路３．当該条件判定結果２６をラッチするだめ
のラッチ回路８で構成される。
次に各部の動作について説明する。第２図は、インター
ロックメモリ２のデータ配列を示すもので、例えば条件
判定のビット長を８ビツト。
ロックメモリ２のデータ配列を示すもので、例えば条件
判定のビット長を８ビツト。
位置検出情報２１の数を１２８個（１２８ピツト）とす
ると、位置検出情報の並びと同様なビット配列で、各ア
クチュエータごとに１６パイ）（＝１２８ビット）のデ
ータエリアを有するデータ配列となる。データの設定は
、各アクチュエータごとに割りつけたアクチュエータコ
ードに対応するエリアへ、インターロック条件として、
位置検出器が検出状態（論理値１）になっているべき位
置検出器すべてについて、対応するビットに論理値１を
、その他は論理値Ｏを予め格納上でおく。当該インター
ロックメモリ２は、アドレス信号２２に対応した８ピツ
ト長のインターロックデータ２３を条件判定回路３へ出
力する。一方、シフトレジスタ４は並列、／並列シフト
レジスタとして機能するもので、後述する所定のタイミ
ングで発生するシフトパルス２４に同期して位置検出情
報２１を矢印ａの方向へ順次シフトする。
ると、位置検出情報の並びと同様なビット配列で、各ア
クチュエータごとに１６パイ）（＝１２８ビット）のデ
ータエリアを有するデータ配列となる。データの設定は
、各アクチュエータごとに割りつけたアクチュエータコ
ードに対応するエリアへ、インターロック条件として、
位置検出器が検出状態（論理値１）になっているべき位
置検出器すべてについて、対応するビットに論理値１を
、その他は論理値Ｏを予め格納上でおく。当該インター
ロックメモリ２は、アドレス信号２２に対応した８ピツ
ト長のインターロックデータ２３を条件判定回路３へ出
力する。一方、シフトレジスタ４は並列、／並列シフト
レジスタとして機能するもので、後述する所定のタイミ
ングで発生するシフトパルス２４に同期して位置検出情
報２１を矢印ａの方向へ順次シフトする。
尚、シフトレジスタ４の出力である位置検出情報データ
２５のビット長は、インターロックデータ２５のビット
長と同数である。タイミング信号発生回路５は、ＣＰＵ
Ｉからのアクチュエータコード２０を受けつけると、ま
ず条件判定中信号２９をセットし、当該コードに対応し
た先頭アドレスをインターロックメモリ２へ出力し、同
時に位置検出器ｌＯの状態を入力インターフェイス９を
介してシフトレジスタ４へ取り込むためのラッチ信号３
０を発生する。これによって当該コード２０に対応した
インターロックメモリ２の先頭アドレスのインターロッ
クデータ２３と、位置検出器１０の第１番目〜第８番目
の位置検出情報データ２５とが確立すると、タイミング
信号発生回路５はラッチ信号２７を出力して、この時点
に条件判定回路３に於る条件判定結果２６をラッチ回路
８ヘセツトする。この結果２７が条件不成立（制約条件
を充さない）でなければ次の位置検出器１０の第９番目
以降のインターロック条件を判定するため、シフトスタ
ート信号２８をセットしてシフトレジスタ４へのシフト
パルス２４０入力を開始する。このシフトパルス２４に
より、シフトレジスタ４は位置検出情報２１を順次シフ
トし、次の位置検出情報データ２５が確立するタイミン
グ、つまりシフトレジスタ４により位置検出情報２１が
８ピツトだけシフ〜トを完了した時に、インターロック
メモリ２へのアドレス信号２２０更新（アドレスを１番
地、つまり１バイト＝８ビツト分増加させる）がタイミ
ング信号発生回路５により行われる。こうして条件判定
回路３への次のインターロックデータ２３と位置検出情
報升り２５が確立したことになるので、タイミング信号
発生回路５は、この時の条件判定結果２６をラッチ信号
２７によりラッチ回路８ヘラツチさせる。
２５のビット長は、インターロックデータ２５のビット
長と同数である。タイミング信号発生回路５は、ＣＰＵ
Ｉからのアクチュエータコード２０を受けつけると、ま
ず条件判定中信号２９をセットし、当該コードに対応し
た先頭アドレスをインターロックメモリ２へ出力し、同
時に位置検出器ｌＯの状態を入力インターフェイス９を
介してシフトレジスタ４へ取り込むためのラッチ信号３
０を発生する。これによって当該コード２０に対応した
インターロックメモリ２の先頭アドレスのインターロッ
クデータ２３と、位置検出器１０の第１番目〜第８番目
の位置検出情報データ２５とが確立すると、タイミング
信号発生回路５はラッチ信号２７を出力して、この時点
に条件判定回路３に於る条件判定結果２６をラッチ回路
８ヘセツトする。この結果２７が条件不成立（制約条件
を充さない）でなければ次の位置検出器１０の第９番目
以降のインターロック条件を判定するため、シフトスタ
ート信号２８をセットしてシフトレジスタ４へのシフト
パルス２４０入力を開始する。このシフトパルス２４に
より、シフトレジスタ４は位置検出情報２１を順次シフ
トし、次の位置検出情報データ２５が確立するタイミン
グ、つまりシフトレジスタ４により位置検出情報２１が
８ピツトだけシフ〜トを完了した時に、インターロック
メモリ２へのアドレス信号２２０更新（アドレスを１番
地、つまり１バイト＝８ビツト分増加させる）がタイミ
ング信号発生回路５により行われる。こうして条件判定
回路３への次のインターロックデータ２３と位置検出情
報升り２５が確立したことになるので、タイミング信号
発生回路５は、この時の条件判定結果２６をラッチ信号
２７によりラッチ回路８ヘラツチさせる。
ここでも条件成立していれば、以後同様な方法で順次ア
ドレス信号２２と位置検出情報データ２５を更新しなが
ら、当該アクチュエータコードに対応したインターロッ
クメモリの最終アドレスまでのデータ２３と位置検出情
報データ２５との条件判定を１バイト＝８ビツトづつ順
次行い、その判定結果３２は求まる毎にＣＰＵＩへとり
込まれる。この結果、ある時点の判定結果が条件不成立
であったとすると、前記した最終アドレスまでのデータ
との条件判定は行われない。即ちタイミング信号発生回
路５がシフトスタート信号２８をリセットしてシフトレ
ジスタ４のシフト動作を停止させるとともに、条件判定
結果２６をラッチし、さらに条件判定中信号２９をリセ
ットして条件判定が終了したことをＣＰＵＩに知らせる
。
ドレス信号２２と位置検出情報データ２５を更新しなが
ら、当該アクチュエータコードに対応したインターロッ
クメモリの最終アドレスまでのデータ２３と位置検出情
報データ２５との条件判定を１バイト＝８ビツトづつ順
次行い、その判定結果３２は求まる毎にＣＰＵＩへとり
込まれる。この結果、ある時点の判定結果が条件不成立
であったとすると、前記した最終アドレスまでのデータ
との条件判定は行われない。即ちタイミング信号発生回
路５がシフトスタート信号２８をリセットしてシフトレ
ジスタ４のシフト動作を停止させるとともに、条件判定
結果２６をラッチし、さらに条件判定中信号２９をリセ
ットして条件判定が終了したことをＣＰＵＩに知らせる
。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、各ア
クチュエータごとのインターロック条件を書き替え可能
なメモリに格納しておき、ＣＰＵからの各アクチュエー
タに対応したコード出力を受けて当該アクチュエータの
インターロック条件の判定を当該コードに応じた前記メ
モリ内容と位置検出器の状態とを比較して行うから、条
件判定のためのＣＰＵの負荷が軽減でき、ＣＰＵは他の
処理に時間がとれるため、システム全体の処理速度が向
上する。また、位置検出器の状態を１つ１つ判定する様
なインターロック条件判定のための煩雑なプログラミン
グが不要となるので、ソフトウェアの開発工数の低減に
つながる。さらには、インターロック条件の変更に対し
てはメモリの変更のみによって対処できるという効果が
ある。
クチュエータごとのインターロック条件を書き替え可能
なメモリに格納しておき、ＣＰＵからの各アクチュエー
タに対応したコード出力を受けて当該アクチュエータの
インターロック条件の判定を当該コードに応じた前記メ
モリ内容と位置検出器の状態とを比較して行うから、条
件判定のためのＣＰＵの負荷が軽減でき、ＣＰＵは他の
処理に時間がとれるため、システム全体の処理速度が向
上する。また、位置検出器の状態を１つ１つ判定する様
なインターロック条件判定のための煩雑なプログラミン
グが不要となるので、ソフトウェアの開発工数の低減に
つながる。さらには、インターロック条件の変更に対し
てはメモリの変更のみによって対処できるという効果が
ある。
第１図は、本発明のインターロック条件判定回路の一実
施例を示す図、第２図はインターロックメモリ内のデー
タ配列の説明図である。 １・−・コンピュータユニット ２・・・インターロックメモリ ３・・条件判定回路、 ４・・・シフトレジスタ５・
・・タイミング信号発生回路 ６・・・同期パルス発生器、７・・・ゲート回路８１１
．ラッチ回路、 １ｏ・・・位置検出器１２・・・
アクチュエータ １３・・インターロック灸件判定回路。
施例を示す図、第２図はインターロックメモリ内のデー
タ配列の説明図である。 １・−・コンピュータユニット ２・・・インターロックメモリ ３・・条件判定回路、 ４・・・シフトレジスタ５・
・・タイミング信号発生回路 ６・・・同期パルス発生器、７・・・ゲート回路８１１
．ラッチ回路、 １ｏ・・・位置検出器１２・・・
アクチュエータ １３・・インターロック灸件判定回路。
Claims (1)
- 【特許請求の範囲】 １、複数台のアクチュエータが相互干渉しないための条
件を示すインターロック条件をアクチュエータ対応のビ
ット列で格納したメモリと、アクチュエータの位置検出
データをとり込むための入力手段と、上記インターロッ
ク条件を表すビット列と上記位置検出データとを比較し
て判定するための条件判定手段と、計算機からアクチュ
エータ対応に定められたコードが入力された時に当該入
力コードの定めるアクチュエータに対応した位置検出デ
ータを上記入力手段へとり込み続いて上記入力コードの
定めるアクチュエータ対応のインターロック条件を示す
ビット列及び位置検出データのビット列の各々を上記メ
モリ及び入力手段から予め定められたビット長毎に順次
読み出して上記条件判定手段へ入力し、インターロック
条件が満たされているか否かを判定せしめるように制御
する制御手段とを備えたことを特徴とするインターロッ
ク条件判定回路。 ２、前記制御手段を、前記予め定められたビット長毎の
前記条件判定手段によるある時点の判定結果が前記イン
ターロック条件を満たしていない時には以降の比較判定
を中止するように構成したことを特徴とする特許請求の
範囲第１項記載のインターロック条件判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13311984A JPS6113301A (ja) | 1984-06-29 | 1984-06-29 | インタ−ロツク条件判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13311984A JPS6113301A (ja) | 1984-06-29 | 1984-06-29 | インタ−ロツク条件判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6113301A true JPS6113301A (ja) | 1986-01-21 |
Family
ID=15097230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13311984A Pending JPS6113301A (ja) | 1984-06-29 | 1984-06-29 | インタ−ロツク条件判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668116A (en) * | 1987-03-19 | 1997-09-16 | Anthropharm Pty. Limited | Anti-inflammatory compounds and compositions |
-
1984
- 1984-06-29 JP JP13311984A patent/JPS6113301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668116A (en) * | 1987-03-19 | 1997-09-16 | Anthropharm Pty. Limited | Anti-inflammatory compounds and compositions |
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