JPH06100965B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH06100965B2 JPH06100965B2 JP62289910A JP28991087A JPH06100965B2 JP H06100965 B2 JPH06100965 B2 JP H06100965B2 JP 62289910 A JP62289910 A JP 62289910A JP 28991087 A JP28991087 A JP 28991087A JP H06100965 B2 JPH06100965 B2 JP H06100965B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御装置に係わり、特に分
岐を伴うマイクロ命令の高速化に最適なマイクロプログ
ラム制御装置に関する。
岐を伴うマイクロ命令の高速化に最適なマイクロプログ
ラム制御装置に関する。
集積回路技術の進歩に伴う記憶回路の大容量化やロジッ
ク回路の設計技術の向上等の要因により、マイクロコン
ピュータの分野に於いても各種の制御タイミング情報を
制御記憶内に格納したマイクロプログラミングの手法が
広く利用され、マイクロフローの分岐条件の設定とこの
条件を用いた条件分岐処理を各所に用いる事により細か
な処理を実現している。
ク回路の設計技術の向上等の要因により、マイクロコン
ピュータの分野に於いても各種の制御タイミング情報を
制御記憶内に格納したマイクロプログラミングの手法が
広く利用され、マイクロフローの分岐条件の設定とこの
条件を用いた条件分岐処理を各所に用いる事により細か
な処理を実現している。
マイクロプログラムに於ける分岐指定の中には８ビッ
ト,16ビット等の制御データの中に含まれる“1"のビッ
ト位置で対応するマイクロプログラムフローの実行を指
定するものがある。
ト,16ビット等の制御データの中に含まれる“1"のビッ
ト位置で対応するマイクロプログラムフローの実行を指
定するものがある。
第５図に従来の８ビット制御データにより分岐処理が指
定されるマイクロプログラムフローの一例を示す。この
従来例では、第６図に示す通り、８ビットの制御データ
の各ビットがそれぞれマイクロプログラムフローA,B,C,
D,E,F,G,Hに対応しており、１つのビットがセット状態
にあればそのビットに対応したマイクロプログラムフロ
ーを実行する。即ち、ビット０が１の場合には処理Ａを
実行し、ビット１が１の場合にはさらに処理Ｂを実行す
る。従って、８ビットデータが11111111の時は、A,B,C,
D,E,F,G,Hのすべての処理を実行し、00000000の時は、
A,B,C,D,E,F,G,Hのどの処理も実行しない。
定されるマイクロプログラムフローの一例を示す。この
従来例では、第６図に示す通り、８ビットの制御データ
の各ビットがそれぞれマイクロプログラムフローA,B,C,
D,E,F,G,Hに対応しており、１つのビットがセット状態
にあればそのビットに対応したマイクロプログラムフロ
ーを実行する。即ち、ビット０が１の場合には処理Ａを
実行し、ビット１が１の場合にはさらに処理Ｂを実行す
る。従って、８ビットデータが11111111の時は、A,B,C,
D,E,F,G,Hのすべての処理を実行し、00000000の時は、
A,B,C,D,E,F,G,Hのどの処理も実行しない。
第７図に本マイクロプログラムフローを実現する為の従
来のマイクロプログラム制御装置のブロック図を示す。
来のマイクロプログラム制御装置のブロック図を示す。
IR102は、本マイクロプログラム制御装置が実行する命
令コードを保持するレジスタで後述するエンドマイクロ
オーダ（以下ENDと記す）104の制御により、一命令処理
が完了する毎に次に実行する命令コードが格納される。
令コードを保持するレジスタで後述するエンドマイクロ
オーダ（以下ENDと記す）104の制御により、一命令処理
が完了する毎に次に実行する命令コードが格納される。
セレクタ100は、後述する制御装置（以下マイクロROMと
記す）101の読み出しアドレスとしてIR102の内容、もし
くはマイクロROM101自身の出力のいずれかを選択するア
ドレスセレクタで、END104がアクティブとなる次命令処
理の最初のタイミングではIR102を選択し、それ以降は
マイクロROM101の出力を選択する。セレクタ100は、一
命令処理が完了しEND104がアクティブになるタイミング
に同期して次の命令処理に移行し、その最初のタイミン
グIR102を再び選択する。
記す）101の読み出しアドレスとしてIR102の内容、もし
くはマイクロROM101自身の出力のいずれかを選択するア
ドレスセレクタで、END104がアクティブとなる次命令処
理の最初のタイミングではIR102を選択し、それ以降は
マイクロROM101の出力を選択する。セレクタ100は、一
命令処理が完了しEND104がアクティブになるタイミング
に同期して次の命令処理に移行し、その最初のタイミン
グIR102を再び選択する。
マイクロROM101は各命令固有の処理手順に関するタイミ
ング情報を保持する制御記憶で、セレクト100の出力に
より読み出しアドレスが指定され、マイクロROM101の出
力は、そのままマイクロオーダ111として使用される。
また、マイクロROM101の出力の一部は、本マイクロROM1
01の読み出しアドレス情報（以下ネクストアドレスと記
す）106として再びセレクタ100に入力する。
ング情報を保持する制御記憶で、セレクト100の出力に
より読み出しアドレスが指定され、マイクロROM101の出
力は、そのままマイクロオーダ111として使用される。
また、マイクロROM101の出力の一部は、本マイクロROM1
01の読み出しアドレス情報（以下ネクストアドレスと記
す）106として再びセレクタ100に入力する。
制御データレジスタ107は、本従来例に於ける８ビット
の制御データを保持すると共にマイクロオーダ111の指
定により１ビット分の右シフト機能を有する。尚、本従
来例では、右シフト処理を指定するマイクロオーダは図
示してはいない。
の制御データを保持すると共にマイクロオーダ111の指
定により１ビット分の右シフト機能を有する。尚、本従
来例では、右シフト処理を指定するマイクロオーダは図
示してはいない。
本制御データレジスタ107の最下位ビットは制御ゲート1
12に接続している。
12に接続している。
制御デート112には、マイクロROM101から出力されるネ
クストアドレス106の最下位ビットとマイクロROM101か
ら出力される分岐オーダ113が接続し、制御ゲート112の
出力は、修飾されたネクストアドレス106の最下位ビッ
ト情報としてセレクタ100に入力している。
クストアドレス106の最下位ビットとマイクロROM101か
ら出力される分岐オーダ113が接続し、制御ゲート112の
出力は、修飾されたネクストアドレス106の最下位ビッ
ト情報としてセレクタ100に入力している。
第８図に本実施例に於けるマイクロROM101内に於ける処
理A,B,C,D,E,F,G,Hの各アドレス割付けを説明する。
理A,B,C,D,E,F,G,Hの各アドレス割付けを説明する。
命令処理のエントリアドレスには、制御データレジスタ
107の最下位ビットのチェック処理が設定される。ま
た、同図に示す通り最下位ビットが０のアドレスロケー
ションa0には制御データレジスタ107の１ビット右シフ
ト処理が、また、最下位ビットが１のアドレスロケーシ
ョンa1には制御データレジスタ107内のビット０に対応
した処理Ａ用マイクロフローが設定されて、以下順に、
最下位ビットが０のアドレスロケーションb0には制御デ
ータレジスタ107の１ビット右シフト処理が、また、最
下位ビットが１のアドレスロケーションb1には制御デー
タレジスタ107内のビット１に対応した処理Ｂ用マイク
ロフローが設定されている。
107の最下位ビットのチェック処理が設定される。ま
た、同図に示す通り最下位ビットが０のアドレスロケー
ションa0には制御データレジスタ107の１ビット右シフ
ト処理が、また、最下位ビットが１のアドレスロケーシ
ョンa1には制御データレジスタ107内のビット０に対応
した処理Ａ用マイクロフローが設定されて、以下順に、
最下位ビットが０のアドレスロケーションb0には制御デ
ータレジスタ107の１ビット右シフト処理が、また、最
下位ビットが１のアドレスロケーションb1には制御デー
タレジスタ107内のビット１に対応した処理Ｂ用マイク
ロフローが設定されている。
次に第５図のフローチャートと第７図のブロックを参照
して実際の動作を説明する。
して実際の動作を説明する。
但し、本従来例では、IR102と制御データレジスタ107に
は、必要な命令コード及び８ビットの制御データは予め
格納されているものとする。
は、必要な命令コード及び８ビットの制御データは予め
格納されているものとする。
（１）処理Ａの実行を判別する為、マイクロROM101から
はネクストアドレス情報106a0を出力する。同時に分岐
オーダ113をアクティブ化したタイミングに同期して制
御ゲート112をイネーブルにし、制御データの最下位ビ
ットが１か０かの確認処理を行なう。０の場合には、制
御ゲート112により０が論理オアされる為、最下位ビッ
トは０のままで、マイクロROM101にはアドレス情報a0が
入力し、処理Ａを実行せず制御データの右シフト処理を
行なう。更に、８ビット制御データのビット１を最下位
に移動する。１の場合には、制御ゲート112によりネク
ストアドレス106の最下位ビットがセット状態となり、
マイクロROM101にはネクストアドレス情報106としてa1
が入力する為、処理Ａの実行に移る。更に、処理Ａの実
行後、制御データの右シフト処理を行ない、８ビット制
御データのビット１を最下位に移動する。
はネクストアドレス情報106a0を出力する。同時に分岐
オーダ113をアクティブ化したタイミングに同期して制
御ゲート112をイネーブルにし、制御データの最下位ビ
ットが１か０かの確認処理を行なう。０の場合には、制
御ゲート112により０が論理オアされる為、最下位ビッ
トは０のままで、マイクロROM101にはアドレス情報a0が
入力し、処理Ａを実行せず制御データの右シフト処理を
行なう。更に、８ビット制御データのビット１を最下位
に移動する。１の場合には、制御ゲート112によりネク
ストアドレス106の最下位ビットがセット状態となり、
マイクロROM101にはネクストアドレス情報106としてa1
が入力する為、処理Ａの実行に移る。更に、処理Ａの実
行後、制御データの右シフト処理を行ない、８ビット制
御データのビット１を最下位に移動する。
（２）再び分岐オーダ113をアクティブ化し、（１）と
同様の方法で右シフトされた制御データの最下位ビット
が１か０かを確認する。０の場合には、制御ゲート112
により０が論理オアされる為、最下位ビットは、０のま
まで処理Ｂを実行せず、制御データの右シフト処理を行
ない、８ビット制御データのビット２を最下位に移動す
る。１の場合には、制御ゲート112によりネクストアド
レス106の最下位ビットがセット状態となる為、処理Ｂ
の実行に移る。処理Ｂの実行後、制御データの右シフト
処理を行ない、８ビット制御データのビット２を最下位
に移動する。
同様の方法で右シフトされた制御データの最下位ビット
が１か０かを確認する。０の場合には、制御ゲート112
により０が論理オアされる為、最下位ビットは、０のま
まで処理Ｂを実行せず、制御データの右シフト処理を行
ない、８ビット制御データのビット２を最下位に移動す
る。１の場合には、制御ゲート112によりネクストアド
レス106の最下位ビットがセット状態となる為、処理Ｂ
の実行に移る。処理Ｂの実行後、制御データの右シフト
処理を行ない、８ビット制御データのビット２を最下位
に移動する。
以上の処理を８回繰り返す事により、８ビット制御デー
タを判別し、必要なマイクロプログラムフローを起動す
る。
タを判別し、必要なマイクロプログラムフローを起動す
る。
以上説明した通り、従来のマイクロプログラム制御装置
では、８ビットの制御データを１ビットづつチェックし
ながら対応する各処理の実行を判別している。即ち、８
ビット制御データでセット状態にあるビットがただ１つ
の場合にも全ビットをひとつずつチェックしていく為、
実行時間の低下を引き起こしてる。
では、８ビットの制御データを１ビットづつチェックし
ながら対応する各処理の実行を判別している。即ち、８
ビット制御データでセット状態にあるビットがただ１つ
の場合にも全ビットをひとつずつチェックしていく為、
実行時間の低下を引き起こしてる。
特に、各ビットに対応する処理時間が比較的短い場合に
は、トータルの命令処理に占める制御データのチェック
時間が支配的となり、制御データ内のセット状態にある
ビット数が少ない程本来のデータ処理時間よりもチェッ
ク時間の比率が高まり、全体としての処理効率の大幅な
低下を招いている。
は、トータルの命令処理に占める制御データのチェック
時間が支配的となり、制御データ内のセット状態にある
ビット数が少ない程本来のデータ処理時間よりもチェッ
ク時間の比率が高まり、全体としての処理効率の大幅な
低下を招いている。
本発明の目的は、上記欠点を解消したマイクロプログラ
ム制御装置を提供する事にある。
ム制御装置を提供する事にある。
従来の技術の欠点は、８ビットの制御データを１ビット
づつチェックしながら対応する各処理の実行を判別して
いる点にあり、この為、８ビット制御データでセット状
態にあるビット数が少ない場合でも全ビットをひとつず
つチェックする必要があった。
づつチェックしながら対応する各処理の実行を判別して
いる点にあり、この為、８ビット制御データでセット状
態にあるビット数が少ない場合でも全ビットをひとつず
つチェックする必要があった。
本発明では、全ビットの判断処理をやめ、セット状態に
あるビット位置に対応した処理に直接分岐する事を特徴
としており、従って、例えばセット状態にあるビットが
２ビットしかない場合には、その各ビットに対応した処
理を実行して一連の命令処理を完了する為、１ビットづ
つ全ビットの判別処理は不用となり、全体の実行時間の
大幅な改善が達成される。
あるビット位置に対応した処理に直接分岐する事を特徴
としており、従って、例えばセット状態にあるビットが
２ビットしかない場合には、その各ビットに対応した処
理を実行して一連の命令処理を完了する為、１ビットづ
つ全ビットの判別処理は不用となり、全体の実行時間の
大幅な改善が達成される。
本発明によるマイクロプログラム制御装置は、制御記憶
からマイクロ命令を読み出して命令処理を行なうマイク
ロプログラム制御装置に関連し、マイクロフローの分岐
情報を保持する分岐情報保持手段と、分岐情報保持手段
の内容を更新する分岐情報更新手段を有し、 制御記憶から出力される所定分岐命令に同期して、分岐
情報保持手段の内容で制御記憶の読み出しアドレスを指
定すると同時に、この所定分岐命令に同期して分岐情報
更新手段により分岐情報保持手段の内容を更新する事を
大きな特徴としている。
からマイクロ命令を読み出して命令処理を行なうマイク
ロプログラム制御装置に関連し、マイクロフローの分岐
情報を保持する分岐情報保持手段と、分岐情報保持手段
の内容を更新する分岐情報更新手段を有し、 制御記憶から出力される所定分岐命令に同期して、分岐
情報保持手段の内容で制御記憶の読み出しアドレスを指
定すると同時に、この所定分岐命令に同期して分岐情報
更新手段により分岐情報保持手段の内容を更新する事を
大きな特徴としている。
〔実施例−１〕 第１図を参照して本発明に基づく第１の実施例を説明す
る。
る。
セレクタ100は、マイクロROM101の読み出しアドレスと
してIR102の内容、マイクロROM101自身の出力、また
は、後述するマイクロアドレス発生回路103の出力のい
ずれかを選択するセレクタで、END104がアクティブとな
る次命令処理の最初のタイミングではIR102を選択する
他、間接分岐指定マイクロオーダ（以下IDBと記す）105
がアクティブになるとマイクロアドレス発生回路103の
出力を選択し、それ以外のタイミングではマイクロROM1
01出力であるネクストアドレス106を選択する。
してIR102の内容、マイクロROM101自身の出力、また
は、後述するマイクロアドレス発生回路103の出力のい
ずれかを選択するセレクタで、END104がアクティブとな
る次命令処理の最初のタイミングではIR102を選択する
他、間接分岐指定マイクロオーダ（以下IDBと記す）105
がアクティブになるとマイクロアドレス発生回路103の
出力を選択し、それ以外のタイミングではマイクロROM1
01出力であるネクストアドレス106を選択する。
マイクロアドレス発生回路103は、制御データレジスタ1
07と論理ゲート群108を含む。
07と論理ゲート群108を含む。
IR102、マイクロROM101は従来例と同一構成の為、詳細
な説明は省略する。
な説明は省略する。
次に第２図を参照してマイクロアドレス発生回路103の
より詳細な構成図を示す。
より詳細な構成図を示す。
マイクロアドレス発生回路103は、制御データレジスタ1
07と論理ゲート群108を含み、IDB105がアクティブにな
るタイミングに同期して、制御データレジスタ107のセ
ットされた最下位ビットを論理ゲート108の作用により
クリアする事ができる。
07と論理ゲート群108を含み、IDB105がアクティブにな
るタイミングに同期して、制御データレジスタ107のセ
ットされた最下位ビットを論理ゲート108の作用により
クリアする事ができる。
論理ゲート群108は、制御データレジスタ107内のセット
状態にあるビットの内最もLSB側におるビットを選択す
る回路で、アンドゲート群109により構成されている。
状態にあるビットの内最もLSB側におるビットを選択す
る回路で、アンドゲート群109により構成されている。
制御データレジスタ107は、IDB105がアクティブになる
タイミングに同期して同アンドゲート群109の制御によ
りセット状態にあるビットの中で最もLSB側にあるビッ
トがクリアされる。
タイミングに同期して同アンドゲート群109の制御によ
りセット状態にあるビットの中で最もLSB側にあるビッ
トがクリアされる。
第３図に本発明に基づくマイクロプログラム制御装置で
実行するマイクロプログラムフローの一例を示す。本実
施例では、従来例と同様８ビットの制御データの各ビッ
トがそれぞれマイクロプログラムフローA,B,C,D,E,F,G,
Hに対応しているが、制御データを１ビットづつ判別し
て処理フローを決定する手法ではなく、セット状態にあ
るビットに対応した処理フローへ直接分岐する。
実行するマイクロプログラムフローの一例を示す。本実
施例では、従来例と同様８ビットの制御データの各ビッ
トがそれぞれマイクロプログラムフローA,B,C,D,E,F,G,
Hに対応しているが、制御データを１ビットづつ判別し
て処理フローを決定する手法ではなく、セット状態にあ
るビットに対応した処理フローへ直接分岐する。
次に１図を参照して動作を説明する。尚、IR102及び制
御データレジスタ107には、命令コードと制御データが
予め格納されているものとする。
御データレジスタ107には、命令コードと制御データが
予め格納されているものとする。
マイクロアドレス発生回路103内の制御データレジスタ1
07に設定されている制御データから論理ゲート108によ
りセット状態にある最下位ビット情報が選択される。続
いて、IDB105がアクティブになるタイミングに同期して
セレクタ100を介して命令処理に関するアドレス情報が
マイクロROM101に入力し、セット状態にあった最も下位
側のビットに対応した処理が起動される。
07に設定されている制御データから論理ゲート108によ
りセット状態にある最下位ビット情報が選択される。続
いて、IDB105がアクティブになるタイミングに同期して
セレクタ100を介して命令処理に関するアドレス情報が
マイクロROM101に入力し、セット状態にあった最も下位
側のビットに対応した処理が起動される。
同時にIDB105がアクティブになるタイミングに同期し
て、マイクロアドレス発生回路103内の制御データレジ
スタ107内のセット状態にあった最下位側の１ビットが
クリアされ、残るセット状態のビット群の内最下位側に
存在している１ビットが選択状態となる。
て、マイクロアドレス発生回路103内の制御データレジ
スタ107内のセット状態にあった最下位側の１ビットが
クリアされ、残るセット状態のビット群の内最下位側に
存在している１ビットが選択状態となる。
セット状態にあるビットに対応した所定処理を完了後、
IDB105を再びアクティブ状態にすると、上述した更新さ
れた制御データレジスタ107内のセット状態にある最も
最下位側にある１ビットが選択され、セレクタ100を介
してマイクロROM101に読み出しアドレスとして入力し、
次のセットビットに対応する処理が開始される。
IDB105を再びアクティブ状態にすると、上述した更新さ
れた制御データレジスタ107内のセット状態にある最も
最下位側にある１ビットが選択され、セレクタ100を介
してマイクロROM101に読み出しアドレスとして入力し、
次のセットビットに対応する処理が開始される。
同時に同タイミングに同期して、マイクロアドレス発生
回路103内の制御データレジスタ内のセット状態にあっ
た最下位側の１ビットが再びクリアされ、残るセット状
態のビット群の内最下位側に存在している１ビットが選
択状態となる。
回路103内の制御データレジスタ内のセット状態にあっ
た最下位側の１ビットが再びクリアされ、残るセット状
態のビット群の内最下位側に存在している１ビットが選
択状態となる。
以上の処理を繰り返し、制御データレジスタ103内の全
ビットがクリアされる事により、一連の命令処理が完了
する。また、制御データレジスタ103内に最初より00000
000が設定されていた場合には、ただちに終了処理に移
行する。
ビットがクリアされる事により、一連の命令処理が完了
する。また、制御データレジスタ103内に最初より00000
000が設定されていた場合には、ただちに終了処理に移
行する。
〔実施例−２〕 実施例−２のブロック図を第４図に示す。
実施例−２は、マイクロROM101の読み出しアドレスをマ
イクロプログラムカウンタ（以下MPCと記す）110で指定
する以外は、実施例−１のハードウェア構成と同一であ
る。
イクロプログラムカウンタ（以下MPCと記す）110で指定
する以外は、実施例−１のハードウェア構成と同一であ
る。
MPC110は、END104がアクティブになるタイミングに同期
してIR102が、またはIDB105がアクティブになるタイミ
ングに同期してマイクロアドレス発生回路103出力がそ
れぞれセレクタ100を経由して選択され、その内容が更
新される。また、END104とIDB105が共にインアクティブ
の時は、MPC110は１マイクロプログラムステップの実行
が完了する毎に内容をインクリメントする。
してIR102が、またはIDB105がアクティブになるタイミ
ングに同期してマイクロアドレス発生回路103出力がそ
れぞれセレクタ100を経由して選択され、その内容が更
新される。また、END104とIDB105が共にインアクティブ
の時は、MPC110は１マイクロプログラムステップの実行
が完了する毎に内容をインクリメントする。
マイクロアドレス発生回路103の動作は実施例−１と同
様の為、詳細な説明は省略する。
様の為、詳細な説明は省略する。
実施例−２に於いても、ビット判別の為に各ビットを順
に判別する必要がなく、実施例−１と同様の効果を得る
事できる。
に判別する必要がなく、実施例−１と同様の効果を得る
事できる。
以上説明した通り、従来のマイクロプログラム制御装置
に比較して本発明に基づくマイクロプログラム制御装置
では、８ビット制御データを１ビットづつチェックしな
がら対応する各処理の実行を判別しておらず、セットさ
れているビットに対応した処理に直接分岐している。従
って、８ビット制御データでセット状態にあるビット数
が少ない場合にも制御ビットの判別処理に起因する判別
処理時間を削減し、トータルの処理時間を大幅に短縮さ
せる事を可能にしている。
に比較して本発明に基づくマイクロプログラム制御装置
では、８ビット制御データを１ビットづつチェックしな
がら対応する各処理の実行を判別しておらず、セットさ
れているビットに対応した処理に直接分岐している。従
って、８ビット制御データでセット状態にあるビット数
が少ない場合にも制御ビットの判別処理に起因する判別
処理時間を削減し、トータルの処理時間を大幅に短縮さ
せる事を可能にしている。
特に、各ビットに対応する処理時間が比較的短い場合に
も、制御データのチェック時間は全く含まれない為、制
御データ内のセット状態にあるビット数が少ない場合で
も、必要とされる本来のデータ処理時間のみで済み、全
体としての処理効率を大幅に向上させており、少ないハ
ードウェアの付加により処理能力の大幅な改善が可能で
あり、実用効果は非常に高い。
も、制御データのチェック時間は全く含まれない為、制
御データ内のセット状態にあるビット数が少ない場合で
も、必要とされる本来のデータ処理時間のみで済み、全
体としての処理効率を大幅に向上させており、少ないハ
ードウェアの付加により処理能力の大幅な改善が可能で
あり、実用効果は非常に高い。
第１図と第２図は、本発明の実施例−１を示すブロック
図、第３図は、本発明の実施例−１に係わるマイクロプ
ログラムフロー。第４図は、本発明の実施例−２を示す
ブロック図、第５図は、従来のマイクロプログラム制御
装置に於けるマイクロプログラムフロー。第６図は、制
御データと実際に実行する処理との対応図。第７図は、
従来のマイクロプログラム制御装置のブロック図。第８
図は、従来のマイクロROMのアドレス割付け図。 100……セレクタ、101……マイクロROM、102……IR、10
3……マイクロアドレス発生回路、104……END信号、105
……IDB信号、106……ネクストアドレス、107……制御
データレジスタ、108……論理ゲート109……アンドゲー
ト群、110……MPC、112……制御ゲート、113……分岐オ
ーダ。
図、第３図は、本発明の実施例−１に係わるマイクロプ
ログラムフロー。第４図は、本発明の実施例−２を示す
ブロック図、第５図は、従来のマイクロプログラム制御
装置に於けるマイクロプログラムフロー。第６図は、制
御データと実際に実行する処理との対応図。第７図は、
従来のマイクロプログラム制御装置のブロック図。第８
図は、従来のマイクロROMのアドレス割付け図。 100……セレクタ、101……マイクロROM、102……IR、10
3……マイクロアドレス発生回路、104……END信号、105
……IDB信号、106……ネクストアドレス、107……制御
データレジスタ、108……論理ゲート109……アンドゲー
ト群、110……MPC、112……制御ゲート、113……分岐オ
ーダ。
Claims (1)
- 【請求項１】マイクロ命令の実行を制御する複数の第１
の制御情報及び第２の制御情報を保持する制御情報保持
手段と、前記制御情報保持手段の最下位側に位置する前
記第１の制御情報を検出し出力する制御情報検出手段
と、前記制御情報検出手段より出力された前記最下位側
の前記第１の制御情報を受けて対応する前記マイクロ命
令を出力する制御記憶と、前記制御情報検出手段が前記
最下位側の前記第１の制御情報を出力したとき前記マイ
クロ命令に応じて前記最下位側の前記第１の制御情報を
前記第２の制御情報に更新するとともに他の前記第１の
制御情報及び第２の制御情報を維持する更新手段とを有
し、前記制御情報検出手段は前記更新された前記制御情
報保持手段の最下位側に位置する新たな前記第１の制御
情報を検出し出力することを特徴とするマイクロプログ
ラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289910A JPH06100965B2 (ja) | 1987-11-16 | 1987-11-16 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289910A JPH06100965B2 (ja) | 1987-11-16 | 1987-11-16 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130228A JPH01130228A (ja) | 1989-05-23 |
| JPH06100965B2 true JPH06100965B2 (ja) | 1994-12-12 |
Family
ID=17749350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289910A Expired - Fee Related JPH06100965B2 (ja) | 1987-11-16 | 1987-11-16 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100965B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870025B2 (en) | 2001-07-24 | 2005-03-22 | General Electric Company | Method of polycarbonate preparation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249139A (ja) * | 1985-04-27 | 1986-11-06 | Toshiba Corp | マイクロプログラム制御装置 |
| JPS62105239A (ja) * | 1985-10-31 | 1987-05-15 | Fujitsu Ltd | マイクロブランチ方式 |
-
1987
- 1987-11-16 JP JP62289910A patent/JPH06100965B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01130228A (ja) | 1989-05-23 |
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|---|---|---|---|
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