JPS61133457A - チャネル制御装置 - Google Patents
チャネル制御装置Info
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- JPS61133457A JPS61133457A JP25591484A JP25591484A JPS61133457A JP S61133457 A JPS61133457 A JP S61133457A JP 25591484 A JP25591484 A JP 25591484A JP 25591484 A JP25591484 A JP 25591484A JP S61133457 A JPS61133457 A JP S61133457A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、複数の中央処理装置と、複数のチャネルとが
、１本の共通バスに接続されているデータ処理システム
におけるチャネル制御方式に関する。
、１本の共通バスに接続されているデータ処理システム
におけるチャネル制御方式に関する。
山） 技術の背景
最近、データ処理システムの処理能力を向上させる為に
、複数個の中央処理装置を接続して、所謂マルチプロセ
ッサシステムを構築することが多（なってきている。
、複数個の中央処理装置を接続して、所謂マルチプロセ
ッサシステムを構築することが多（なってきている。
この場合、チャネルに対するアーキテクチャが異なる２
種類のデータ処理システムがある場合、これを１つのハ
ードウェアで構成し、設計効率を向上させようとする要
求がある。
種類のデータ処理システムがある場合、これを１つのハ
ードウェアで構成し、設計効率を向上させようとする要
求がある。
例えば、■中央処理装置とチャネルとがくくりつけで構
成されるデータ処理システム。■複数の中央処理装置の
内、１つの中央処理装置から総てのチャネルに対してア
クセスが可能なシステム。
成されるデータ処理システム。■複数の中央処理装置の
内、１つの中央処理装置から総てのチャネルに対してア
クセスが可能なシステム。
がある場合、上記チャネルに対する２つのアーキテクチ
ャに対して、簡単な論理で、且つハードウェア量の増加
も少ない方法で、１つのハードウェアで対処できれば、
該データ処理システムに対する設計効率を向上させるこ
とができる。
ャに対して、簡単な論理で、且つハードウェア量の増加
も少ない方法で、１つのハードウェアで対処できれば、
該データ処理システムに対する設計効率を向上させるこ
とができる。
本発明は、このような背景の元で考えだされたものであ
る。
る。
ｆｃ） 従来技術と問題点
複数の中央処理装置と、複数のチャネルが１本の共通バ
スに接続され、上記の各中央処理装置は該共通バスに接
続されている総てのチャネルを起動でき、上記の各チャ
ネルは該共通バスに接続されている総ての中央処理装置
に対して割り込み要求信号を送出できるように構成され
たデータ処理システムにおいては、１つの中央処理装置
があるチャネルに対して入出力命令を実行し、該チャネ
ルが未接続であると、応答がないので、タイムアウトの
状態となり、コンディションコード（ＣＣ）−３に相当
する処理に移ることになり、入出力命令を実行して、当
該チャネルが未接続であることを認識するのに時間がか
かるという問題があった。
スに接続され、上記の各中央処理装置は該共通バスに接
続されている総てのチャネルを起動でき、上記の各チャ
ネルは該共通バスに接続されている総ての中央処理装置
に対して割り込み要求信号を送出できるように構成され
たデータ処理システムにおいては、１つの中央処理装置
があるチャネルに対して入出力命令を実行し、該チャネ
ルが未接続であると、応答がないので、タイムアウトの
状態となり、コンディションコード（ＣＣ）−３に相当
する処理に移ることになり、入出力命令を実行して、当
該チャネルが未接続であることを認識するのに時間がか
かるという問題があった。
又、チャネルから中央処理装置に対する割り込みの場合
は、上記共通バスに接続されている総ての中央処理装置
に割り込みを行い、各中央処理装置におけるオペレイテ
ィングシステム（Ｏ３）が、自中央処理装置に接続され
ているチャネル番号を識別して、該割り込みを受け付け
るか、該割り込みを拒否するかの判断を行う必要があり
、各中央処理装置におけるオペレイティングシステム（
Ｏ５）での処理が複雑となり、データ処理システム全体
のオーバヘッドが増加するという問題があった。
は、上記共通バスに接続されている総ての中央処理装置
に割り込みを行い、各中央処理装置におけるオペレイテ
ィングシステム（Ｏ３）が、自中央処理装置に接続され
ているチャネル番号を識別して、該割り込みを受け付け
るか、該割り込みを拒否するかの判断を行う必要があり
、各中央処理装置におけるオペレイティングシステム（
Ｏ５）での処理が複雑となり、データ処理システム全体
のオーバヘッドが増加するという問題があった。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、複数の中央処理装置と
、複数のチャネルが１本の共通バスに接続され、上記の
各中央処理装置は該共通バスに接続されている総てのチ
ャネルを起動でき、上記の各チャネルは該共通バスに接
続されている総ての中央処理装置に対して割り込み要求
信号を送出できるように構成されたデータ処理システム
において、あるチャネルに対する入出力命令を実行した
時、或いはチャネルからの中央処理装置に対する割り込
み要求に対して、チャネルの接続状態をハードウェアで
認識し、それぞれの状態に柔軟に対処できる方法を提供
することを目的とするものである。
、複数のチャネルが１本の共通バスに接続され、上記の
各中央処理装置は該共通バスに接続されている総てのチ
ャネルを起動でき、上記の各チャネルは該共通バスに接
続されている総ての中央処理装置に対して割り込み要求
信号を送出できるように構成されたデータ処理システム
において、あるチャネルに対する入出力命令を実行した
時、或いはチャネルからの中央処理装置に対する割り込
み要求に対して、チャネルの接続状態をハードウェアで
認識し、それぞれの状態に柔軟に対処できる方法を提供
することを目的とするものである。
ｔｅ＋ 発明の構成
そしてこの目的は、本発明によれば、複数の中央処理装
置と、複数のチャネルが１本の共通バスに接続され、上
記の各中央処理装置は該共通バスに接続されている総て
のチャネルを起動でき、上記の各チャネルは該共通バス
に接続されている総ての中央処理装置に対して割り込み
要求信号を送出できるように構成されたデータ処理シス
テムにおいて、上記の各中央処理装置は、自分がアクセ
スできるチャネルを認識する為の第１のレジスタと、上
記各チャネルをマスクする為の第２のレジスタとを設け
、各中央処理装置はチャネルを起動する入出力命令を実
行するに際して、上記第１のレジスタを参照し、自中央
処理装置に接続されているチャネルに対する命令である
と正常に該入出力命令を実行し、自中央処理装置に接続
されていないチャネルに対する命令であると、該入出力
命令の実行を中断する手段と、上記各チャネルからの割
り込み要求に対しては、上記第１のレジスタと、第２の
レジスタとを参照し、該割り込み要求をしてきたチャネ
ルに対して、上記第２のレジスタによるチャネルマスク
が開いており、且つ第１のレジスタにより自中央処理装
置に接続されていると認識されてたチャネルからの割り
込みのみを受け付ける手段とを設ける方法を提供するこ
とによって達成され、１つの中央処理装置に接続されて
いるチャネルの番号、該チャネルに対するマスフ条件を
、ソフトウェア或いはサービスプロセッサ等から上記特
定のレジスタに設定するだけで、該中央処理装置におい
て、未接続のチャネルに対する入出力命令の実行中断、
或いは該チャネルからの入出力割り込みの拒否等が自由
にでき、それぞれの中央処理装置から見たチャネルに対
する任意のアーキテクチャに対して柔軟に対処できる利
点がある。
置と、複数のチャネルが１本の共通バスに接続され、上
記の各中央処理装置は該共通バスに接続されている総て
のチャネルを起動でき、上記の各チャネルは該共通バス
に接続されている総ての中央処理装置に対して割り込み
要求信号を送出できるように構成されたデータ処理シス
テムにおいて、上記の各中央処理装置は、自分がアクセ
スできるチャネルを認識する為の第１のレジスタと、上
記各チャネルをマスクする為の第２のレジスタとを設け
、各中央処理装置はチャネルを起動する入出力命令を実
行するに際して、上記第１のレジスタを参照し、自中央
処理装置に接続されているチャネルに対する命令である
と正常に該入出力命令を実行し、自中央処理装置に接続
されていないチャネルに対する命令であると、該入出力
命令の実行を中断する手段と、上記各チャネルからの割
り込み要求に対しては、上記第１のレジスタと、第２の
レジスタとを参照し、該割り込み要求をしてきたチャネ
ルに対して、上記第２のレジスタによるチャネルマスク
が開いており、且つ第１のレジスタにより自中央処理装
置に接続されていると認識されてたチャネルからの割り
込みのみを受け付ける手段とを設ける方法を提供するこ
とによって達成され、１つの中央処理装置に接続されて
いるチャネルの番号、該チャネルに対するマスフ条件を
、ソフトウェア或いはサービスプロセッサ等から上記特
定のレジスタに設定するだけで、該中央処理装置におい
て、未接続のチャネルに対する入出力命令の実行中断、
或いは該チャネルからの入出力割り込みの拒否等が自由
にでき、それぞれの中央処理装置から見たチャネルに対
する任意のアーキテクチャに対して柔軟に対処できる利
点がある。
（ｆ） 発明の実施例
本発明の主旨を要約すると、本発明は、１本の共通バス
に複数の中央処理装置と、複数のチャネルとが接続され
たデータ処理システムにおいて、それぞれの中央処理装
置の中に、該中央処理装置に接続されているチャネルの
番号を特定する有効チャネル表示レジスタと、該チャネ
ルからの割り込み要求をマスクする為のチャネルマスク
レジスタとを設け、上記、有効チャネル表示レジスタに
おいて、“１″となっているビットに対応するチャネル
に対してのみ、入出力命令の実行を行い、“０”になっ
ているビットに対応するチャネルに対しては、該入出力
命令を中断するように動作し、上記チャネルマスクレジ
スタにおいて、′１３になっていて、且つ上記有効チャ
ネル表示レジスタの対応するビットが“１′になってい
るチャネルに対してのみ、当該チャネルからの割り込み
要求を受け付けるようにしたものである。
に複数の中央処理装置と、複数のチャネルとが接続され
たデータ処理システムにおいて、それぞれの中央処理装
置の中に、該中央処理装置に接続されているチャネルの
番号を特定する有効チャネル表示レジスタと、該チャネ
ルからの割り込み要求をマスクする為のチャネルマスク
レジスタとを設け、上記、有効チャネル表示レジスタに
おいて、“１″となっているビットに対応するチャネル
に対してのみ、入出力命令の実行を行い、“０”になっ
ているビットに対応するチャネルに対しては、該入出力
命令を中断するように動作し、上記チャネルマスクレジ
スタにおいて、′１３になっていて、且つ上記有効チャ
ネル表示レジスタの対応するビットが“１′になってい
るチャネルに対してのみ、当該チャネルからの割り込み
要求を受け付けるようにしたものである。
以下本発明の実施例を図面によって詳述する。
第１図は本発明を通用したデータ処理システムの構成例
をブロック図で示した図であり、第２図が本発明の一実
施例をブロック図で示した図である。
をブロック図で示した図であり、第２図が本発明の一実
施例をブロック図で示した図である。
第１図において、■は中央処理装置（以下ＣＰＵ−Ａ、
ＣＰＵ−Ｂという）、２は主記憶装置（以下間という
）、３はチャネル（以下ＣＩ−Ａ、 ＣＦＩ−Ｂ−ＣＩ
−Ｈという）、４は共通バスである。
ＣＰＵ−Ｂという）、２は主記憶装置（以下間という
）、３はチャネル（以下ＣＩ−Ａ、 ＣＦＩ−Ｂ−ＣＩ
−Ｈという）、４は共通バスである。
今、ＣＰＵ −Ａ １がＣＨ−Ａ ３にに対して入出力
命令を実行するとき、先ずＣＰＵ−＾１において、該Ｃ
）ｌ−Ａ ３が自ＣＰＵ −Ａ １に接続されているか
どうかが調べられ、若し接続されていることが認識され
ると、該ＣＩ−Ａ ３に対して上記入出力命令を送出し
、該入出力命令を受けたＣト＾３は、ＣＰＵ −Ａ Ｉ
にコンディションコード（ＣＣ’）を返送してＣＰＵ
−Ａ １を開放した後は、ダイレクトメモリアクセス（
ＤＭＡ ）方式によって、共通バス４を通してＭＭ ２
と、入出力装置との間で入出力処理を行うように制御さ
れる。
命令を実行するとき、先ずＣＰＵ−＾１において、該Ｃ
）ｌ−Ａ ３が自ＣＰＵ −Ａ １に接続されているか
どうかが調べられ、若し接続されていることが認識され
ると、該ＣＩ−Ａ ３に対して上記入出力命令を送出し
、該入出力命令を受けたＣト＾３は、ＣＰＵ −Ａ Ｉ
にコンディションコード（ＣＣ’）を返送してＣＰＵ
−Ａ １を開放した後は、ダイレクトメモリアクセス（
ＤＭＡ ）方式によって、共通バス４を通してＭＭ ２
と、入出力装置との間で入出力処理を行うように制御さ
れる。
又、ＣＩ−＾３からＣＰＵ −Ａ ｉに対して入出力割
り込み要求がだされた時も、該ＣＩ−Ａ ３がＣＰＵ
−Ａ ｌに接続されていて、且つ該ＣＰＵ −Ａ ３に
対するマスク条件がかかっていない時のみ、ＣＰｕ−＾
１に受け付けられるように動作する。
り込み要求がだされた時も、該ＣＩ−Ａ ３がＣＰＵ
−Ａ ｌに接続されていて、且つ該ＣＰＵ −Ａ ３に
対するマスク条件がかかっていない時のみ、ＣＰｕ−＾
１に受け付けられるように動作する。
以上の動作は、他のＣＨ−Ｂ、 ＣＨ−Ｃ，・−ＣＨ−
Ｈ３に対しても、全く同様にして実行される。
Ｈ３に対しても、全く同様にして実行される。
又、ＣＰＵ −８１とＣトへ、ＣＨ−Ｂ、 ＣＨ−Ｃ，
−ＣＨ−Ｈ３との間においても、全く同じ動作となる。
−ＣＨ−Ｈ３との間においても、全く同じ動作となる。
以下、第１図を参照しながら、第２図によって上記の動
作を具体的に説明する。
作を具体的に説明する。
第２図において、３１は有効チャネル表示レジスタ（以
下ＶＣＨＲという）、３２はチャネルマスクレジスタ（
以下ＣＨＭ Ｉ？という）、３３は入出力割り込み受け
付は部（以下ＣＨＩＲＶという） 、 ３３３はアンド
回路、３４はチャネル番号レジスタ（以下ＣＨＮＲとい
う）、３５はデコーダ（ＤＥＣ） 、 ３６Ｈ、３６Ｇ
、 ３６Ｆ −・−及び、 ３７８ 、３７Ｇ 、
３７Ｆ −はアンド回路、３８はノア回路である。
下ＶＣＨＲという）、３２はチャネルマスクレジスタ（
以下ＣＨＭ Ｉ？という）、３３は入出力割り込み受け
付は部（以下ＣＨＩＲＶという） 、 ３３３はアンド
回路、３４はチャネル番号レジスタ（以下ＣＨＮＲとい
う）、３５はデコーダ（ＤＥＣ） 、 ３６Ｈ、３６Ｇ
、 ３６Ｆ −・−及び、 ３７８ 、３７Ｇ 、
３７Ｆ −はアンド回路、３８はノア回路である。
今、ＣＨ−Ａ １（７）ＶＣＨＲ３１ニおイテ、ＣＩ−
Ａ−ＣＨ−Ｈニ対応するビットが、図のように設定され
ているとすると、ＣＰＵ −Ａ １に接続されているチ
ャネルはＣ）Ｉ−Ｃ，ＣＩ−Ｂ、 ＣＩ−Ｆ ３の３個
となる。
Ａ−ＣＨ−Ｈニ対応するビットが、図のように設定され
ているとすると、ＣＰＵ −Ａ １に接続されているチ
ャネルはＣ）Ｉ−Ｃ，ＣＩ−Ｂ、 ＣＩ−Ｆ ３の３個
となる。
従って、ＣＰＵ−Ａｌにおいて、ＣＨ−Ｆ ３に対して
入出力命令が発行された場合においては、該チャネルの
番号がＣＨＮＲ３４にセットされ、デコーダ（ＤＥＣ’
） ３５においてデコードされ、当該出力線Ｆが付勢さ
れ、アンド回路３７Ｆにおいてのみ論理積がとれること
になるので、ノア回路３８の出力はＯ”となり、当該入
出力命令はＣＰＵ −Ａ １において正常に実行される
。
入出力命令が発行された場合においては、該チャネルの
番号がＣＨＮＲ３４にセットされ、デコーダ（ＤＥＣ’
） ３５においてデコードされ、当該出力線Ｆが付勢さ
れ、アンド回路３７Ｆにおいてのみ論理積がとれること
になるので、ノア回路３８の出力はＯ”となり、当該入
出力命令はＣＰＵ −Ａ １において正常に実行される
。
若し、該入出力命令が、例えばＣＨ−Ｈ３に対して発行
された場合は、同じようにして、デコーダ（ＤＥＣ”）
３５の出力線Ｈが付勢されても、アンド回路３７Ｈに
おいては論理積がとれない為、ノア回路３８の出力は“
１”となり、該入出力命令は中断処理となる。
された場合は、同じようにして、デコーダ（ＤＥＣ”）
３５の出力線Ｈが付勢されても、アンド回路３７Ｈに
おいては論理積がとれない為、ノア回路３８の出力は“
１”となり、該入出力命令は中断処理となる。
次に、例えばＣＩ−Ｆ ３から入出力割り込み要求（Ｃ
Ｉ−ＰＲ）がＣＰＵ ９．Ａ １に対して送出されたと
すると、ＶＣＨＲ３１におけるＣＩ−Ｆ ３に対する設
定値は“１′であり、ＣＨＭＲ３２のＣＨ−Ｆ ３に対
する設定値も“１°であるので、アンド回路３６Ｆにお
いて論理積がとれているので、アンド回路３３３におい
ても論理積がとれ、該割り込み要求（ＣＩ−ＦＲ）が受
け付けられて、割り込み要求線ＩＮＲが付勢されて、Ｃ
ＰＵ−Ａ Ｉは該入出力割り込み処理に入ることができ
る。
Ｉ−ＰＲ）がＣＰＵ ９．Ａ １に対して送出されたと
すると、ＶＣＨＲ３１におけるＣＩ−Ｆ ３に対する設
定値は“１′であり、ＣＨＭＲ３２のＣＨ−Ｆ ３に対
する設定値も“１°であるので、アンド回路３６Ｆにお
いて論理積がとれているので、アンド回路３３３におい
ても論理積がとれ、該割り込み要求（ＣＩ−ＦＲ）が受
け付けられて、割り込み要求線ＩＮＲが付勢されて、Ｃ
ＰＵ−Ａ Ｉは該入出力割り込み処理に入ることができ
る。
本実施例において、他のチャネル、例えばＣｌ−Ｇ３、
Ｃｌ−Ｈ３からの入出力割り込み要求に対する応答を
みると、いずれの場合も、それぞれアンド回路３６Ｇ
、 ３６Ｈにおいて論理積がとれない条件となっている
ので、該チャネルからの入出力割り込み要求はマスクさ
れることになる。
Ｃｌ−Ｈ３からの入出力割り込み要求に対する応答を
みると、いずれの場合も、それぞれアンド回路３６Ｇ
、 ３６Ｈにおいて論理積がとれない条件となっている
ので、該チャネルからの入出力割り込み要求はマスクさ
れることになる。
以上、本発明に関連する入出力命令の実行、及びチャネ
ルからの入出力割り込み要求時の動作について説明した
が、上記説明から明らかなように、本発明による、それ
ぞれの動作はＶＣＨＲ３１及びＣＭＭＲ３２の内容によ
って決まり、且つＶＣＨＲ３１及びＣＩ（ＭＲ３２の内
容は、ＣＰＵ −Ａ Ｉにおいて実行されるプログラム
、或いはサービスプロセッサ等から自由に設定できるよ
うに構成されているので、チャネルに対するアーキテク
チャを、それぞれの中央処理装置において任意に設定で
きるという特徴がある。
ルからの入出力割り込み要求時の動作について説明した
が、上記説明から明らかなように、本発明による、それ
ぞれの動作はＶＣＨＲ３１及びＣＭＭＲ３２の内容によ
って決まり、且つＶＣＨＲ３１及びＣＩ（ＭＲ３２の内
容は、ＣＰＵ −Ａ Ｉにおいて実行されるプログラム
、或いはサービスプロセッサ等から自由に設定できるよ
うに構成されているので、チャネルに対するアーキテク
チャを、それぞれの中央処理装置において任意に設定で
きるという特徴がある。
（ｇ） 発明の効果
以上、詳細に説明したように、本発明のチャネル制御方
式は、１本の共通バスに複数の中央処理装置と、複数の
チャネルとが接続され°たデータ処理システムにおいて
、それぞれの中央処理装置の中に、該中央処理装置に接
続されているチャネルの番号を特定する有効チャネル表
示レジスタと、該チャネルからの割り込み要求をマスク
する為のチャネルマスクレジスタとを設け、上記有効チ
ャネル表示レジスタにおいて、“１′となっているビッ
トに対応するチャネルに対してのみ、入出力命令の実行
を行い、“０”になっているビットにイ 対応するチャネルに対しては、該入出力命令を中断する
ように動作し、上記チャネルマスクレジスタにおいて、
′１”になっていて、且つ上記有効チャネル表示レジス
タの対応するビットが“１′になっているチャネルに対
してのみ、当該チャネルからの割り込み要求を受け付け
るように制御されるので、１つの中央処理装置に接続さ
れているチャネルの番号、該チャネルに対するマスク条
件を、ソフトウェア或いはサービスプロセッサ等から上
記特定のレジスタに設定するだけで、該中央処理装置に
おいて、未接続のチャネルに対する入出力命令の実行中
断、或いは該チャネルからの入出力割り込みの拒否等が
自由にでき、それぞれの中央処理装置から見たチャネル
に対する任意のアーキテクチャに対して柔軟に対処でき
る効果がある。
式は、１本の共通バスに複数の中央処理装置と、複数の
チャネルとが接続され°たデータ処理システムにおいて
、それぞれの中央処理装置の中に、該中央処理装置に接
続されているチャネルの番号を特定する有効チャネル表
示レジスタと、該チャネルからの割り込み要求をマスク
する為のチャネルマスクレジスタとを設け、上記有効チ
ャネル表示レジスタにおいて、“１′となっているビッ
トに対応するチャネルに対してのみ、入出力命令の実行
を行い、“０”になっているビットにイ 対応するチャネルに対しては、該入出力命令を中断する
ように動作し、上記チャネルマスクレジスタにおいて、
′１”になっていて、且つ上記有効チャネル表示レジス
タの対応するビットが“１′になっているチャネルに対
してのみ、当該チャネルからの割り込み要求を受け付け
るように制御されるので、１つの中央処理装置に接続さ
れているチャネルの番号、該チャネルに対するマスク条
件を、ソフトウェア或いはサービスプロセッサ等から上
記特定のレジスタに設定するだけで、該中央処理装置に
おいて、未接続のチャネルに対する入出力命令の実行中
断、或いは該チャネルからの入出力割り込みの拒否等が
自由にでき、それぞれの中央処理装置から見たチャネル
に対する任意のアーキテクチャに対して柔軟に対処でき
る効果がある。
第１図は本発明を通用したデータ処理システムの構成例
をブロック図で示した図、第２図は本発明の一実施例を
ブロック図で示した図である。 図面において、１は中央処理装置（ＣＰＵ −Ａ、 Ｃ
ＰＵ −８） 、 ２は主記憶装置（ＭＭ） 、 ３
ハｆヤ＊ル（ＣＨ−Ａ−ＣＩ−Ｈ） 、 ４は共通バス
、３１は有効チャネル表示レジスタ（ＶＣＨＲ） 、
３２はチャネルマスクレジスタ（ＣＨｎＲ） 、 ３３
は入出力割り込み受け付は部（ＣＨＴＲＶ ） 、 ３
３３はアンド回路、３４はチャネル番号レジスタ（ＣＨ
ＮＲ） 、 ３５はテコーダ（ＤＥＣ） 、 ３６Ｈ。 ３６Ｇ 、 ３６Ｆ・−・、及び３７Ｈ、３７Ｇ 、
３７１−・−・はアンド回路、３８はノア回路、をそれ
ぞれ示す。
をブロック図で示した図、第２図は本発明の一実施例を
ブロック図で示した図である。 図面において、１は中央処理装置（ＣＰＵ −Ａ、 Ｃ
ＰＵ −８） 、 ２は主記憶装置（ＭＭ） 、 ３
ハｆヤ＊ル（ＣＨ−Ａ−ＣＩ−Ｈ） 、 ４は共通バス
、３１は有効チャネル表示レジスタ（ＶＣＨＲ） 、
３２はチャネルマスクレジスタ（ＣＨｎＲ） 、 ３３
は入出力割り込み受け付は部（ＣＨＴＲＶ ） 、 ３
３３はアンド回路、３４はチャネル番号レジスタ（ＣＨ
ＮＲ） 、 ３５はテコーダ（ＤＥＣ） 、 ３６Ｈ。 ３６Ｇ 、 ３６Ｆ・−・、及び３７Ｈ、３７Ｇ 、
３７１−・−・はアンド回路、３８はノア回路、をそれ
ぞれ示す。
Claims (1)
- 複数の中央処理装置と、複数のチャネルが１本の共通バ
スに接続され、上記の各中央処理装置は該共通バスに接
続されている総てのチャネルを起動でき、上記の各チャ
ネルは該共通バスに接続されている総ての中央処理装置
に対して割り込み要求信号を送出できるように構成され
たデータ処理システムにおいて、上記の各中央処理装置
は、自分がアクセスできるチャネルを認識する為の第１
のレジスタと、上記各チャネルをマスクする為の第２の
レジスタとを設け、各中央処理装置はチャネルを起動す
る入出力命令を実行するに際して、上記第１のレジスタ
を参照し、自中央処理装置に接続されているチャネルに
対する命令であると正常に該入出力命令を実行し、自中
央処理装置に接続されていないチャネルに対する命令で
あると、該入出力命令の実行を中断する手段と、上記各
チャネルからの割り込み要求に対しては、上記第１のレ
ジスタと、第２のレジスタとを参照し、該割り込み要求
をしてきたチャネルに対して、上記第２のレジスタによ
るチャネルマスクが開いており、且つ第１のレジスタに
より自中央処理装置に接続されていると認識されてたチ
ャネルからの割り込みのみを受け付ける手段とを設けた
ことを特徴とするチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25591484A JPS61133457A (ja) | 1984-12-04 | 1984-12-04 | チャネル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25591484A JPS61133457A (ja) | 1984-12-04 | 1984-12-04 | チャネル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133457A true JPS61133457A (ja) | 1986-06-20 |
| JPH0343654B2 JPH0343654B2 (ja) | 1991-07-03 |
Family
ID=17285320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25591484A Granted JPS61133457A (ja) | 1984-12-04 | 1984-12-04 | チャネル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815025A (en) * | 1984-04-06 | 1989-03-21 | Telefonaktiebolaget Lm Ericsson | Arrangement for supervising a data processing system |
-
1984
- 1984-12-04 JP JP25591484A patent/JPS61133457A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815025A (en) * | 1984-04-06 | 1989-03-21 | Telefonaktiebolaget Lm Ericsson | Arrangement for supervising a data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0343654B2 (ja) | 1991-07-03 |
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