JPS61133771A - 画像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はファクシミ’）または複写機等で用いられる画
像信号処理装置に関する。

（従来技術およびその問題点） 従来の画像処理装置においては１画像処理に用いられる
ある関数のアルコゝリズムは、処理スピードに高速性を
要求される関係上、はとんどハードウェア論理回路によ
り実現されている。従って前記アルゴリズムを設計又は
変更する際には、ハードウェアそのものを作成するか改
造する必要があり、新規作成又は変更のためには多大な
労力及び時間を必要とするという欠点を有していた。而
も処理スピードが必ずしも充分早（・とはいえなかった
。

（発明の目的） したがって本発明の目的は２画像処理に用いられるある
函数のアルゴリズムの設計又は変更の容易で而も処理ス
ピードの大きい画像信号処理装置を得ようとするもので
ある。

（発明の構成） 本発明においては処理速度の向上を次のような考え方に
基づいて行うようにした。すなわち、一般に入力信号を
（Ｘ□　、Ｘ２・・・ｘｎ）として関数により変換され
た値はｆ　（Ｘ、、　ｘ２・・・ｘｎ）　として与えら
れるが、この様な変換をマイクロ・プロセッサで行なっ
た場合、マイクロプロセッサの処理速度に限界があり、
これを解決する手段として１走査線の時間長をＴとし１
走査線の画素数をＰとして。

■走査線の画素数を均等にｎ個のブロックに分割すると
、１ブロック当りの画素数はＰ／ｎであり。

各ブロックに対応した処理単位は２時間Ｔの間にＰ／ｎ
個の画素を処理すれば良いこととなり、比較的低速のマ
イクロプロセ、すを用いても多少複雑な関数計算も可能
とすることができる。

よって時間的に連続したディジタル画像信号列を複数の
ブロックに分割し、それぞれのブロックに対応して処理
二二、トを設け、この複数の処理−ビットが並列かつ独
立に分割された該ディンタル画像信号列を処理すること
で処理スピードの向上をはかることによりマイクロプロ
セッサの導入を可能とし肴干、さらに処理に必要なアル
ゴリズムを全てプログラムメモリに書き込む方式を取る
ことによシ、該アルゴリズムを容易に変更２作成するこ
との可能な画像信号処理装置を得るようにしたものであ
る。

すなわち本発明によれば、あとに説明する第１図に記さ
れた参照数字を参考に付して説明すると。

原稿面を走査して得られる時間的に連続な光電変換出力
すなわちアナログ画像信号をビット・９ラレルなディジ
タル画像信号（３）に変換するめコンバータ（２）と、
偶数番目の走査線に対応するディジタル画像信号を記憶
する第１の一時記憶メモリ（８）と、奇数番目の走査線
に対応するディジタル画像信号を記憶する第２の一時記
憶メモリ（９）と、第１及び第２の一時記憶メモリに記
憶されたディジタル画像信号を交互に読み取り、この読
み取ったディジタル画像信号を変数として。

ある関数による線形又は非線形の変換を行ない。

その結果を変換データ（１１）として出力する信号処理
部（１０）と、偶数番目の走査線に対応する変換データ
を記憶する第３の一時記憶メモＩＪ（１２）と、奇数番
目の走査線に対応する変換データを記憶する第４の一時
記憶メモリ（１３）と、第１．第２、第３及び第４の一
時記憶メモリの書き込み読み出し動作を制御するメモリ
制御手段とから成り。

而して前記の信号処理部は、マイクロプロセッサ＃（３
３）、７°ログラムメモリ（３４）、一時記憶メ査線に
対応してディジタル画像信号を各々独立に処理すること
を特徴とする画像処理装置が得られる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図および第２図は本発明の一実施例である画像処理
装置の全体のブロック図およびその一部分である信号処
理単位の内部構成をそれぞれ示すものである。

第１図において、１は光電変換されたアナログ画像信号
（Ｘエ　、ｘ２　、・・・ｘｎ）を示す。２はこのアナ
ログ画像信号をサンプリングクロック４によりサンプリ
ングし、ビットｉ＜’ラレルなディジタル画像信号（図
にはＤＰＩＸ）　３に変換するめコンバータを示す。５
はサンプリングクロック４および主走査方向のサンプリ
ング範囲を規定するサンプリング有効範囲信号６を発生
するタイミング発生回路を示す。７は、信号６がアクテ
ィブの期間中信号サンプリンクリロック４をカウントし
、第１の一時記憶メモリ（以下第１のメモリと略称する
。以下同様）８および第２のメモリ９に対するディジタ
ル画像信号３の書き込みアドレスと、第３のメモリ１２
および第４のメモリ１３に対する変換データの読み出し
アドレスとを発生するアドレスカウンタを示す。図中２
点線で囲まれたｒ　−ト回路、フリップフロッゾ（図で
はＦ’Ｆ）１４゜セレクタ１５　、１６　、１８　、　
］、　９　、２０　、２２　。

分配器１７．２２はメモリ制御部１０を構成するもので
ある。このメモリ制御部において、フリップ７０，７’
ｌ　４　（図ではＦＦ’としである）は、サンプリング
有効範囲信号６を分周することにより。

メモ’）　ｓ　ｐ　９　？　１２　Ｆ　１３に対するデ
ータの書き込み及び読み出しシーケンスを制御するタイ
ミング信号２３．２４を発生する。

第１のタイミング信号２３がパｏ”の場合すなわち第２
のタイミング信号２４が１″の期間中。

第１のメモリ８はセレクタ１５を通してアドレスカウン
タ７によるアドレス指定を受け２分配器・１７全通して
ディジタル画像信号３の書き込みが行なわれる。また第
２のメモリ９はセレクタ１６を通して信号処理部１０か
らのアドレス指定を受け、セレクタ１８を通してディジ
タル画像信号３の読み出しが行なわれる。また第３のメ
モリ１２はセレクタ１９を通してアドレスカウンタ７に
よるアドレス指定を受け、セレクタ２２全通して変換デ
ータの読み出しが行なわれる。また第４のメモリ１３は
、セレクタ２０を通して信号処理部１０からのアドレス
指定を受け、この信号処理部１０かもの変換データの書
き込みが行なわれる。

また第１のタイミング信号２３がパ１ｎの場合即ち第２
のタイミング信号２４が＋１０　ＩＩの期間中には、各
メモ’Ｊ　８　＃　９　ｊ　１２　Ｐ　１３の制御され
方が逆転する。

信号処理部は信号処理単位２５　、２６　、・・・２７
の群から成り、第１のメモリ８又は第２のメモリ９に書
き込まれたディジタル画像信号３をデータバス１１を介
して読み取り、ある関数による線形又は非線形の変換を
行なった後、この変換データを同様に第３のメモリ１２
又は第４のメモリ１３に書き込みを行なう。各信号処理
単位２５〜２７は、走査方向にｎ分割されたディジタル
画像信号を各々独立かつ並列に処理単位に引取って処理
する。また、各信号処理単位２５〜２７には、優先順位
がつけられており、第１〜第４のメモＩＪ８゜９、＋２
．＋３をアクセスする時だけ、処理中信　。

号２８及び２９により各信号処理単位の第１〜第４のメ
モリに対するアクセス状態を監視しながら。

優先順位の高い順に前記メモリに対してアクセスが行な
われる。なお３１はリード・ぐルス、３２はライト・ぐ
ルスである。

第２図は上記の信号処理単位２６の内部構成を示すもの
であり、３３．はプログラムメモＩＪ　＋　３４に書き
込まれたある関数のアルコ９リズムに従って。

洗時記憶メモリ３５をワーキンダエリアとしてディジタ
ル画像信号を加工し、該変換データとして出力するマイ
クロプロセッサ−である。なお両端の信号処理単位２５
と２７においては処理中信号２８’　、　２９’を欠い
たものとなる。

（発明の効果） 本発明は２以上説明した様に、複数のマイクロプロセッ
サを用い１画像データを分割して処理することにより、
比較的低速のマイクロプロセ、？でも高速のデータ処理
を可能となうしむる他、データ処理に必要なアルグリズ
ムをプログラムメモリ上に書き込むことにより、前記ア
ルコ９リズムを容易に且つ短時間で作成又は変更するこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明による画像信号処理装置の一実施例を示
すブロック図であり、第２図は、第１図中の信号処理単
位の内部構成を示すブロック図である。 記号の説明：１はアナログ画像信号、２はめコンバータ
、３はディジタル画像信号、４はサンプリングクロ、り
、５はタイミング発生回路、６はサンプリング有効範囲
信号、７はアドレスカウンタｔ、８は第１の一時記憶メ
モリ（第１のメモリ）、９は第２の一時記憶メモリ（第
２のメモ１乃。 １０は信号処理部、１１は変換データ（データバス）、
１２は第３の一時記憶メモリ、１３は第４の一時記憶メ
モリ、１４はフヂップフロッゾ（ＦＦ）。 １５．１６はセレクター、１７は分配器、１８〜２０は
セレクタｌ、２１は分配器、２２はセレクタｊ、２３は
第１のタイミング信号、２４は第２のタイミング信号、
２５〜２７は信号処理単位。 ２８．２９は処理中信号、３０はアドレスバス、−３１
はリードパス、３２はライトパルスをそれぞれあられし
ている。

Claims (1)

【特許請求の範囲】
1. １、原稿面を走査して得られるアナログ画像信号をビッ
   トパラレルなディジタル画像信号に変換するＡ／Ｄコン
   バータと、偶数番目の走査線に対応する前記ディジタル
   画像信号を記憶する第１の一時記憶メモリと、奇数番目
   の走査線に対応する該ディジタル画像信号を記憶する一
   時記憶メモリと、該第１及び第２の一時記憶メモリに記
   憶されたディジタル画像信号を交互に読み取り、この読
   み取った該ディジタル画像信号を変数として、ある関数
   による線形あるいは非線形の変換を行ない、その結果を
   変換データとして出力する信号処理部と、前記偶数番目
   の走査線に対する変換データを記憶する第３の一時記憶
   メモリと、前記奇数番目の走査線に対応する変換データ
   を記憶する第４の一時記憶メモリと、該第１及び第２の
   一時記憶メモリに対する前記第１のディジタル信号の書
   き込み及び読み出し動作ならびに前記第３及び第４の一
   時記憶メモリに対する前記変換データの書き込み読み出
   し及び外部への出力動作を制御するメモリ制御手段とか
   ら成り、而して前記信号処理部は、マイクロプロセッサ
   ー、プログラムメモリ、一時記憶メモリから成るｎ個の
   処理単位から構成され、該処理単位は走査方向にｎ分割
   された走査線に対応して前記ディジタル画像信号を各々
   独立且つ並列に処理するように構成されていることを特
   徴とする画像信号処理装置。