JPH0744269B2

JPH0744269B2 - 半導体集積回路装置

Info

Publication number: JPH0744269B2
Application number: JP60082454A
Authority: JP
Inventors: 修二池田; 幸祐奥山; 久郎甲藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-19
Filing date: 1985-04-19
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPS61241967A

Description

【発明の詳細な説明】［技術分野］本発明は、半導体集積回路装置に関するものであり、特
に、MISFETを有する半導体集積回路装置に適用して有効
な技術に関するものである。

［背景技術］高集積化の傾向にある半導体集積回路装置において、MI
SFETは、ドレイン領域近傍の電界強度を緩和し、ホット
キャリアの発生によるしきい値電圧（Vth）の変動を抑
制する必要がある。そこで、ドレイン領域近傍の電界強
度を緩和するために、LDD（Ｌightly Ｄoped Ｄrain）
構造のｎチャネルMISFETが提案されている。これは、ド
レイン領域とチャネル形成領域との間に、ドレイン領域
と同一導電型で電気的に接続されかつそれよりも不純物
濃度の低い半導体領域（LDD部）を設けたものである。
このLDD部によって、ドレイン領域とチャネル形成領域
との不純物濃度勾配を緩やかなものにしている。

また、LDD部は、ドレイン領域よりも不純物濃度が低い
ので、チャネル形成領域への回り込みが小さく、短チャ
ネル化に適している。

しかしながら、さらに高集積化が進展し、チャネル長が
0.8［μｍ］程度以下になると、ソース領域とドレイン
領域との間に、それぞれの空乏領域の結合によるパンチ
スルーが発生し易くなる。そこで、LDD構造のMISFETに
おいて、ソース領域又はドレイン領域と高い不純物濃度
のpn接合部を構成するために、反対導電型（p⁺型）の半
導体領域をLDD部にそって設けることが提案されてい
る。これにより、ソース領域又はドレイン領域からチャ
ネル形成領域に形成される空乏領域の伸びを抑制し、パ
ンチスルーの発生を抑制している。

しかしながら、かかる技術における検討の結果、本発明
者は、反対導電型の半導体領域を設けたことで、ソース
領域又はドレイン領域に付加される寄生容量を増大させ
てしまうことを見出した。反対導電型の半導体領域は、
しきい値電圧の変動、チャネル形成領域部分のpn接合耐
圧の劣化等、LDD部の電気的特性の変動を生じさせない
必要がある。このため、前記反対導電型の半導体領域
は、ソース領域及びドレイン領域よりも深い部分に最大
不純物濃度部分が設けられるので、ソース領域又はドレ
イン領域の下部にそって不純物濃度の高いpn接合部を構
成してしまう。

前記MISFETに付加される寄生容量の増大によって、半導
体集積回路装置は、動作速度の高速化を図ることができ
ないという問題点を生じる。

なお、LDD部にそってp⁺型の半導体領域が設けられたLDD
構造のMISFETを有する半導体集積回路装置は、例えば、
1982アイイーディエム・テクニカル・ダイジェスト（IE
DM TECHNICAL DIGEST）29.6「ア・ハーフ・ミクロン・
モスエフイーティー・ユージング・ダブル・インプラン
テド・エルディディ（A HALF MICRON MOSFET USING DOU
BLE INPLANTED LDD）」p718〜p721に記載されている。

［発明の目的］本発明の目的は、MISFETを備えた半導体集積回路装置に
おいて、動作速度の高速化を図ることが可能な技術を提
供することにある。

本発明の他の目的は、MISFETを備えた半導体集積回路装
置において、動作速度の高速化を図りかつ集積度を向上
することが可能な技術を提供することにある。

本発明の他の目的は、MISFETでメモリセルを構成する記
憶機能を備えた半導体集積回路装置において、動作速度
の高速化を図りかつ大容量化を図ることが可能な技術を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、LDD構造のMISFETを有する半導体集積回路装
置において、ソース領域又はドレイン領域の下部と半導
体基板又はウエル領域との接合部分に、それらが低い不
純物濃度のpn接合部を構成するような半導体領域を設け
る。

これによって、MISFETに付加される寄生容量を低減する
ことができるので、半導体集積回路装置の動作速度の高
速化を図ることができる。

以下、本発明の構成について、一実施例とともに説明す
る。

［実施例Ｉ］本実施例Ｉは、本発明を、スタテック型ランダムアクセ
スメモリを備えた半導体集積回路装置（以下、SRAMとい
う）に適用した例について説明するものである。

第１図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す等価回路図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、WLはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。ワード線WLは、後述す
るスイッチ用MISFETを制御するためのものである。

DL,▲▼はデータ線であり、列方向に延在し、行方
向に複数本設けられている（以下、データ線の延在する
方向を列方向という）。この、データ線DL,▲▼
は、後述するメモリセルと書込回路又は読出回路との間
で情報となる電荷を伝達するためのものである。

Q₁,Q₂はMISFETであり、一端が後述する抵抗素子を介し
て電源電圧用配線Vcc（例えば、5.0［Ｖ］）、他方のMI
SFETQ₂,Q₁のゲート電極及びスイッチ用MISFETに接続さ
れ、他端が基準電圧用配線Vss（例えば、０［Ｖ］）に
接続されている。

R₁,R₂は抵抗素子である。この抵抗素子R₁,R₂は、電源電
圧用配線Vccから流れる電流量を制御し、書き込まれた
情報を安定に保持するように構成されている。

一対の入出力端子を有するフリップフロップ回路は、２
つのMISFETQ₁,Q₂と抵抗素子R₁,R₂とによって構成されて
いる。このフリップフロップ回路は、前記データ線DL,
▲▼から伝達される“1",“0"の情報を蓄積するよ
うに構成されている。

Qs₁,Qs₂はスイッチ用MISFETであり、一端がデータ線DL,
▲▼に接続され、他端が前記フリップフロップ回路
の一対の入出力端子に接続されている。このスイッチ用
MISFETQs₁,Qs₂は、ワード線WLによって制御され、フリ
ップフロップ回路とデータ線DL,▲▼との間でスイ
ッチ機能をするように構成されている。

Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のMISFETQ₁（又はQ₂）のゲート電極及び他方のMISFET
Q₂（又はQ₁）の一方の半導体領域（ソース領域又はドレ
イン領域）に付加されている。この情報蓄積用容量Ｃ
は、メモリセルの情報となる電荷を蓄積するように構成
されている。

SRAMのメモリセルは、一対の入出力端子を有するフリッ
プフロップ回路とスイッチ用MISFETQs₁,Qs₂とによって
構成されている。そして、メモリセルは、ワード線WLと
データ線DL,▲▼との所定交差部に複数配置されて
設けられており、メモリセルアレイを構成している。

次に、本実施例の具体的な構成について説明する。

第２図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す要部平面図、第３図乃至第５図は、第２
図に示すメモリセルの所定の製造工程における要部平面
図、第６図は、第２図のVI−VI切断線における断面図、
第７図は、第６図に示すメモリセルのMISFETQs₁部分に
おける拡大要部断面図、第８図は、第７図に示すMISFET
Qs₁のソース領域又はドレイン領域の不純物濃度分布を
示す図である。

なお、第２図乃至第５図に示す平面図は、本実施例の構
成をわかり易すくするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。

第２図及び第８図において、１は単結晶シリコンからな
るn^-型の半導体基板である。この半導体基板１は、SRAM
を構成するためのものである。

２はp^-型のウエル領域であり、半導体基板１の所定主面
部に設けられている。このウエル領域２は、相補型のMI
SFETを構成するためのものである。ウエル領域２は、例
えば、第８図に符号２で示すように、10¹⁶［atons/c
m³］程度の不純物濃度で構成される。

３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１及びウエル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するように構成されている。

メモリセルを構成するMISFETQ₁,Q₂及びスイッチ用MISFE
TQs₁,Qs₂は、フィールド絶縁膜３によってその周囲を囲
まれ規定されている。そしてMISFETQ₂とスイッチ用MISF
ETQs₂とは、交差結合をするために、一体的にフィール
ド絶縁膜３によって規定されている。MISFETQ₁とスイッ
チ用MISFETQs₁とは、前記MISFETQ₂とスイッチ用MISFETQ
s₂とに対して交差する位置に分離してフィールド絶縁膜
３によって規定されている。MISFETQ₁とスイッチ用MISF
ETQs₁とは、フィールド絶縁膜３の上部に設けられる導
電層により交差結合が施されるようになっている。

４はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウエル領域２の主面部に設けられている。
このチャネルストッパ領域４は、寄生MISFETを防止し、
半導体素子間を電気的により分離するように構成されて
いる。

５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウエル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、MISFETのゲート絶縁膜を構成
するためのものである。

６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するように構
成されている。

7A乃至7Dは導電層であり、フィールド絶縁膜３又は絶縁
膜５の所定上部に延在して設けられている。

導電層7Aは、スイッチ用MISFETQs₁,Qs₂形成領域の絶縁
膜５上部に設けられ、フィールド絶縁膜３上部を行方向
に延在して設けられている。この導電層7Aは、スイッチ
用MISFETQs₁,Qs₂形成領域でゲート電極を構成し、それ
以外の部分では、ワード線WLを構成するようになってい
る。

導電層7Bは、接続孔６を通してフリップフロップ回路を
構成するMISFETQ₁,Q₂の一方の半導体領域と電気的に接
続するように設けられ、導電層7Aと同様に、フィールド
絶縁膜３上部を行方向に延在して設けられている。この
導電層7Bは、行方向に配置される複数のメモリセルのそ
れぞれの一方の半導体領域に接続される基準電圧用配線
Vssを構成するようになっている。

導電層7Cは、一端部が、接続孔６を通してスイッチ用MI
SFETQs₁の半導体領域と電気的に接続し、他端部が、フ
ィールド絶縁膜３及び一方のMISFETQ₂形成領域の絶縁膜
５上部を延在し、接続孔６を通して他方のMISFETQ₁の半
導体領域と電気的に接続するように設けられている。こ
の導電層7Cは、絶縁膜５上部でMISFETQ₂のゲート電極を
構成し、かつ、スイッチ用MISFETQs₁と他方のMISFETQ₁
との交差結合をするように構成されている。

導電層7Dは、一端部が、接続孔６を通してスイッチ用MI
SFETQs₂の半導体領域と電気的に接続し、他端部が、フ
ィールド絶縁膜３及び他方のMISFETQ₁形成領域の絶縁膜
５上部を延在するように設けられている。この導電層7D
は、絶縁膜５上部でMISFETQ₁のゲート電極を構成するよ
うになっている。スイッチ用MISFETQs₂とMISFETQ₂と
は、前述したように、半導体領域を一体的に構成してあ
るので、この導電層で交差結合させる必要はない。な
お、スイッチ用MISFETQs₂とMISFETQ₂とは、スイッチ用M
ISFETQs₁とMISFETQ₁の交差結合と同様に、導電層7Dを所
定の形状にして交差結合させてもよい。

導電層7A乃至7Dは、他結晶シリコン膜の上部に、シリコ
ンと高融点金属との化合物であるシリサイド膜を設けた
ポリサイド（MoSi₂,TiSi₂,TaSi₂,WSi₂/polySi）膜で構
成する。また、導電層7A乃至7Dは、その導電性材料とし
て、多結晶シリコン膜、シリサイド（MoSi₂,TiSi₂,TaSi
₂,WSi₂）膜、高融点金属（Mo,Ti,Ta,W）膜等で構成して
もよい。

導電層7A乃至7Dは、製造工程における第１層目の導電層
形成工程により形成される。

８はn^-型の半導体領域（LDD部）であり、スイッチ用MIS
FETQs₁,Qs₂、MISFETQ₁,Q₂形成領域となる導電層7A,7C,7
Dの両側部（ソース領域又はドレイン領域とチャネル形
成領域との間）のウエル領域２の主面部に設けられてい
る。この半導体領域８は、LDD構造を構成するようにな
っている。

この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、半導体領域８とウエル領
域２とのpn接合部における電界強度を緩和できるので、
MISFETのpn接合耐圧（ソース又はドレイン耐圧）を向上
することができる。

また、半導体領域８は、接合深さ（xj）を浅く形成する
ことができるので、ゲート電極下部（チャネル形成領
域）への回り込みを小さくすることができる。これによ
って、短チャネル効果を抑制することができる。

半導体領域８は、主として、導電層7A,7C,7Dを不純物導
入用マスクとして用い、イオン打込み技術によって形成
するので、導電層（ゲート電極）7A,7C,7Dに対して自己
整合で構成される。半導体領域８は、例えば、第８図に
符号８で示すように、10¹⁸［atoms/cm³］程度の不純物
濃度で、その接合深さが2.0［μｍ］程度、最大不純物
濃度部分が0.1［μｍ］程度の深さになるように構成す
る。

９は不純物導入用マスクであり、導電層7A乃至7Dの両側
部にそれらに対して自己整合で設けられている。この不
純物導入用マスク９は、実質的なソース領域又はドレイ
ン領域を構成するのに使用されるもので、主として、LD
D構造を構成するようになっている。なお、不純物導入
用マスク９は、後述するn⁺型の半導体領域を構成した後
に除去し、SRAMの完成時にはなくてもよい。

10はn⁺型の半導体領域であり、導電層7A,7C,7Dの両側部
の絶縁膜５を通したウエル領域２主面部、又は、導電層
7B,7C,7Dの下部の接続孔６部のウエル領域２主面部に設
けられている。この半導体領域10は、MISFETの実質的な
ソース領域又はドレイン領域、或いは、フリップフロッ
プ回路の交差結合用配線を構成するようになっている。

半導体領域10は、導電層（ゲート電極）7A乃至7D及び前
記不純物導入用マスク９を用い、イオン注入技術で不純
物を導入して形成するので、不純物導入用マスク９及び
導電層7A乃至7Dに対して自己整合で構成される。半導体
領域10は、例えば、第８図に符号10で示すように、10²¹
［atoms/cm³］程度の不純物濃度で、その接合深さが0.2
［μｍ］程度になるように構成する。

11はp⁺型（ウエル領域２よりも濃度が高いので以下この
ように表示する）の半導体領域であり、所定の半導体領
域10の下部にそったウエル領域２主面部に、半導体領域
10と接触して設けられている。半導体領域11は、不純物
導入用マスク９、又は、導電層7A乃至7Dに対して自己整
合で構成される。

半導体領域11は、例えば、第８図に符号11で示すよう
に、表面不純物濃度を10¹⁷［atoms/cm³］程度で構成す
る。そして、半導体領域11は、例えば、最大不純物濃度
が0.4〜0.5［μｍ］程度の深さになるように構成する。

チャネル形成領域側に設けられた半導体領域11は、所
謂、ｐポケットと称され、半導体領域（ソース領域又は
ドレイン領域）10とウエル領域２とのpn接合部を高い不
純物濃度のpn接合部に構成している。すなわち、チャネ
ル形成領域側に形成される空乏領域の伸びを抑制するこ
とができるので、空乏領域の結合による半導体領域10間
のパンチスルーを抑制することができる。これによっ
て、短チャネル効果を防止し、チャネル長を短縮するこ
とができるので、MISFETの占有面積を縮小することがで
きる。

また、半導体領域11は、特に、フリップフロップ回路の
MISFETQ₁,Q₂の半導体領域10の下部、スイッチ用MISFETQ
s₁,Qs₂の一方の半導体領域10の下部、すなわち、メモリ
セルにおける情報となる電荷の蓄積量を増大させるのに
寄与する部分に設けられている。半導体領域11は、ウエ
ル領域２と半導体領域10とのpn接合部に比べて不純物濃
度が高いpn接合部を構成できるので、接合容量を増大さ
せ、情報蓄積用容量Ｃの情報となる電荷の蓄積量を増大
さることができる。これによって、アルファ（以下、α
という）線により生じるソフトエラーを防止することが
できる。

また、半導体領域11は、ウエル領域２に比べて高い不純
物濃度で構成しているので、α線により生じる少数キャ
リアの不要な侵入を抑制するバリア効果を高めることが
でき、前記と同様にソフトエラーを防止することができ
る。このため、SRAMのメモリセル内においては、半導体
領域12（後述する）によって打消され又は反転されない
半導体領域11が存在する。

12はｎ型の半導体領域であり、導電層7Bに接続されるMI
SFETQ₁,Q₂の一方の半導体領域10下部及びMISFETQs₁,Qs₂
の半導体領域10下部と半導体領域11とのpn接合部分に設
けられている。すなわち、半導体領域12は、半導体領域
10と半導体領域11とのpn接合部に付加される寄生容量値
の増加を避たい部分に設けられている。

半導体領域12は、所定の半導体領域10の下部の半導体領
域11を打消し又はその不純物濃度を低減（半導体領域11
をn,n^-,p又はp^-型にする）し、半導体領域10から半導体
領域11に伸びる空乏領域の伸びを大きくするように構成
されている。これによって、半導体領域10に付加される
接合容量の増加を低減することができるので、半導体領
域12を設けたMISFETQ₁,Q₂,Qs₁,Qs₂は、その動作速度を
速くすることができる。

半導体領域12は、例えば、第８図に符号12で示すよう
に、10¹⁷［atoms/cm³］程度の不純物濃度で、その接合
深さを0.5［μｍ］程度になるように構成する。半導体
領域12は、半導体領域10と半導体領域11とのpn接合部に
付加される寄生容量値を半導体領域10とウエル領域２と
の間のそれと同等又はそれ以下にすることが望ましい。
半導体領域12は、第２図及び第５図に符号12で示した点
線で囲れた領域以外の半導体領域10の下部に設けられる
ようになっている。

スイッチ用MISFETQs₁,Qs₂は、主として、ウエル領域
２、絶縁膜５、導電層7A、一対の半導体領域８、一対の
半導体領域10、半導体領域11及び半導体領域12によって
構成されている。

MISFETQ₁は、主として、ウエル領域２、絶縁膜５、導電
層7D、一対の半導体領域８、一対の半導体領域10、半導
体領域11及び導電層7Bと接続される半導体領域10の下部
に設けられた半導体領域12によって構成されている。

MISFETQ₂は、主として、ウエル領域２、絶縁膜５、導電
層7C、一対の半導体領域８、一対の半導体領域10、半導
体領域11及び導電層7Bと接続される半導体領域10の下部
に設けられた半導体領域12によって構成されている。

13は絶縁膜であり、導電層7A乃至7D、半導体領域10等を
覆うように設けられている。この絶縁膜13は、導電層7A
乃至7D、半導体領域10等とその上部に設けられる導電層
とを電気的に分離するように構成されている。

14は接続孔であり、所定の導電層7C、7D及び半導体領域
10上部の絶縁膜13を除去して設けられている。この接続
孔14は、所定の導電層7C、7D及び半導体領域10とその上
部に設けられる導電層とを電気的に接続するためのもの
である。

15Aは導電層であり、導電層7B（基準電圧用配線Vss）と
重ね合わされ、かつ、絶縁膜13上部を導電層7Bと略同様
の行方向に延在して設けられている。この導電層15A
は、行方向に配置されるメモリセルのそれぞれに接続さ
れる電源電圧用配線Vccを構成するようになっている。

15Bは抵抗素子であり、一端部が導電層15Aに電気的に接
続され、他端部が接続孔６、14を通して導電層7C、半導
体領域10又は導電層7D、半導体領域10に電気的に接続さ
れている。この抵抗素子15Bは、抵抗素子R₁,R₂を構成す
るようになっている。

導電層15A及び抵抗素子15Bは、製造工程における第２層
目の導電層形成工程によって形成され、例えば、化学的
気相析出（以下、CVDという）技術で形成した多結晶シ
リコン膜で構成する。そして、導電層15は、多結晶シリ
コン膜に抵抗値を低減するための不純物を導入し、抵抗
素子15Bは、多結晶シリコン膜のまま又はそれに適度に
導電層15Aよりも少ない量の不純物を導入して形成す
る。この導電層15Aを構成する不純物の導入は、例え
ば、ヒ素イオンを用い、イオン打込み技術で導入する。

16は絶縁膜であり、導電層15A及び抵抗素子15B上部に設
けられている。この絶縁膜16は、導電層15A及び抵抗素
子15Bとその上部に設けられる導電層との電気的な分離
をするように構成されている。

17は接続孔であり、スイッチ用MISFETQs₁,Qs₂の一方の
半導体領域10上部の絶縁膜５、13,16を除去して設けら
れている。この接続孔17は、半導体領域10と絶縁膜16の
上部に設けられる導電層との電気的な接続をするように
構成されている。

18は導電層であり、接続孔17を通して所定の半導体領域
10と電気的に接続し、絶縁膜16上部を導電層7A,7B,15A
と交差するように列方向に延在し、導電層7C,7D、抵抗
素子15Bと重ね合わされて設けられている。この導電層1
8は、データ線DL,▲▼を構成するようになってい
る。

導電層18は、製造工程における第３層目の導電層形成工
程により構成される。

このようにして構成されるメモリセルは、Xa−Xa線又は
Xb−Xb線に略線対称で行方向に複数配置され、Ya点又は
Yb点に略180［度］の回転角度の回転対称で列方向に複
数配置され、メモリセルアレイを構成している。

次に、本実施例の製造方法について説明する。

第９図乃至第13図は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるSRAMのメモリセルを示
す要部断面図である。

まず、単結晶シリコンからなるn^-型の半導体基板１を用
意する。この半導体基板１の所定の主面部にp^-型のウエ
ル領域２を形成する。

前記ウエル領域２は、例えば、２×10¹²［atoms/cm²］
程度のBF₂イオンを60［KeV］程度のエネルギイオン打込
み技術によって導入し、引き伸し拡散を施すことにより
形成する。

そして、半導体基板１及びウエル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウエル領域の所定
の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。

フィールド絶縁膜３は、ウエル領域２主面部の選択的な
熱酸化技術で形成した酸化シリコン膜を用いる。

チャネルストッパ領域４は、例えば３×10¹³［atoms/cm
²］程度のBF₂イオンを60［KeV］程度のエネルギのイオ
ン打込み技術によって導入し、前記フィールド絶縁膜３
を形成する熱酸化技術で引き伸し拡散を施して形成す
る。

次に、第９図に示すように、半導体素子形成領域となる
半導体基板１及びウエル領域２の主面上部に、絶縁膜５
を形成する。

絶縁膜５は、MISFETのゲート絶縁膜を構成するように、
例えば、半導体基板１の熱酸化で形成した酸化シリコン
膜を用い、その膜厚を200〜300［オングストローム（以
下、Ａという）］程度で形成する。

第９図に示す絶縁膜５を形成する工程の後に、絶縁膜５
の所定部を除去し、接続孔６を形成する。

そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウエル領域２の主面と接続するよ
うに、導電層7A乃至7Dを形成する。

この導電層7A乃至7Dは、夫々、多結晶シリコン膜7aとモ
リブデンシリサイド膜7bとからなる。多結晶シリコン膜
7aは例えば、CVD技術で基板上全面に形成し抵抗値を低
減するためにリンを導入する。このとき、第10図に示す
ように、接続孔６を通して導電層7B,7C又は7Dと接続さ
れたウエル領域２の主面部に、多結晶シリコン膜7aに導
入されたリンイオンが拡散し、n⁺型の半導体領域10Aが
形成される。次に、この上部にスパッタ技術でモリブデ
ンシリサイド膜7bを形成する。多結晶シリコン膜7aの膜
厚は、例えば2000［Ａ］程度で形成し、モリブデンシリ
サイド膜7bは、例えば、3000［Ａ］程度で形成する。こ
の後、多結晶シリコン膜7a及びシリサイド膜7bをパター
ンニングして導電層7A乃至7Dを形成する。導電層7A乃至
7Dは、モリブデンシリサイド7aで構成しているので、そ
の抵抗値は、数［Ω／□］程度にすることができる。

半導体領域10Aを形成する工程の後に、半導体領域11を
形成する。半導体領域11は例えば１×10¹³［atoms/c
m²］程度のボロンを80［KeV］程度のエネルギのイオン
打込み技術で導電層7A乃至7Dをマスクとして基板内にや
や深く導入し、引き伸し拡散を施して形成する。この
後、第11図に示すように、ソース領域又はドレイン領域
に寄生容量が付加されることを避たい部分の絶縁膜５を
通したウエル領域２の主面部に、ｎ型の半導体領域12を
形成する。半導体領域12は、例えば、４×10¹²［atoms/
cm²］程度のリンイオンを80［KeV］程度のエネルギのイ
オン打込み技術で導入し、引き伸し拡散を施して形成す
る。半導体領域12は、導電層7A乃至7D又はそのエッチン
グ用マスク（チャネル形成領域に不純物が導入されるの
を防止する）及び前記第２図，第５図で説明した点線12
で囲まれた部分を覆う不純物導入用マスクを用い、導電
層7A乃至7Dに対して自己整合で形成する。

この後、第11図に示すように、絶縁膜５を通した導電層
7A,7C,7Dの両側部のウエル領域２の主面部に、LDD構造
を構成するために、n^-型の半導体領域８を形成する。半
導体領域８は、導電層7A,7C,7D及びフィールド絶縁膜３
を不純物導入用マスクとして用い、例えば１×10¹³［at
oms/cm²］程度のリンイオンを50［KeV］程度のエネルギ
のイオン打込み技術によって導入し、引き伸し拡散を施
して形成する。

第11図に示す半導体領域８を形成する工程の後に、導電
層7A乃至7Dに対して自己整合でそれらの両側部に、不純
物導入用マスク９を形成する。この不純物導入用マスク
９は、例えば、CVD技術で形成した酸化シリコン膜に異
方性エッチング（例えば、反応性イオンエッチング）技
術を施して形成する。また、不純物導入用マスク９とし
て、CVD技術で形成した多結晶シリコン膜を用いてもよ
い。

そして、第12図に示すように、不純物導入用マスク９を
用いて、該不純物導入用マスク９又は導電層7A乃至7Dに
対して自己整合でウエル領域２の所定の主面部にn⁺型の
半導体領域10を形成する。

この半導体領域10は、MISFETのソース領域又はドレイン
領域を構成するように、例えば、１×10¹⁶［atoms/c
m²］程度ヒ素イオンを80［KeV］程度のエネルギのイオ
ン打込み技術によって導入し、引き伸し拡散を施して形
成する。

すなわち、半導体領域8,10,11及び12は、導電層7A乃至7
Dに対して自己整合で形成されるようになっている。

第12図に示す半導体領域10,11を形成する工程の後に、
絶縁膜13を形成する。この絶縁膜13は、例えば、CVD技
術によって形成した酸化シリコン膜を用い、その膜厚を
1000〜2000［Ａ］程度に形成する。

そして、所定の導電層7C,7D及び半導体領域10上部の絶
縁膜13を除去して接続孔14を形成する。

この後、電源電圧用配線及び抵抗素子を形成するため
に、接続孔14を通して所定の半導体領域10と接続し、絶
縁膜13上部を覆うように多結晶シリコン膜を形成する。
この多結晶シリコン膜は、例えば、CVD技術によって形
成し、その膜厚を1000〜2000［Ａ］程度に形成する。

そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は、ヒ素イオンを用い、
イオン打込み技術によって導入し、熱拡散技術によって
拡散させる。

この後、第13図に示すように、前記多結晶シリコン膜に
パターンニングを施し、電源電圧用配線Vccとして使用
される導電層15A及び抵抗素子R₁,R₂として使用される抵
抗素子15Bを形成する。

なお、導電層15A及び抵抗素子15Bを形成するために導入
される不純物は、前記第２図及び第５図に符号15Bで示
される点線で囲まれた領域外の前記多結晶シリコン膜に
導入される。

第13図に示す導電層15A及び抵抗素子15Bを形成する工程
の後に、絶縁膜16を形成する。この絶縁膜16は、例え
ば、CVD技術によって形成した酸化シリコン膜を用い、
その膜厚を3000〜4000［Ａ］程度に形成する。

そして、所定の半導体領域10上部の絶縁膜5,13,16を除
去し、接続孔17を形成する。

この後、前記第２図及び第６図に示すように、接続孔17
を通して所定の半導体領域10と電気的に接続し、絶縁膜
16上部を導電層7Aと交差するように列方向に延在して導
電層18を形成する。

導電層18は、例えば、スパッタ蒸着技術によって形成さ
れたアルミニウム膜を用いる。

これら一連の製造工程によって、本実施例のSRAMは完成
する。なお、この後に、保護膜等の処理工程を施しても
よい。

次に、本実施例Ｉの他の製造方法について説明する。

第14図乃至第16図は、本発明の実施例Ｉの他の製造方法
を説明するための各製造工程におけるSRAMのメモリセル
を示す要部断面図である。

前記第10図に示す半導体領域10Aを形成する工程の後
に、第14図に示すように、半導体領域８を形成する。

第14図に示す半導体領域８を形成する工程の後に、不純
物導入用マスク９を形成する。

そして、第15図に示すように、不純物導入用マスク９を
用い、不純物導入用マスク９又は導電層7A乃至7Dに対し
て自己整合で半導体領域10及び半導体領域11を形成す
る。

第15図に示す半導体領域10及び半導体領域11を形成する
工程の後に、寄生容量の増加を避たい部分に例えば、第
２図及び第５図に点線12で示した不純物導入用マスク
（第15図には図示していない）を形成する。

そして、第16図に示すように、前記不純物導入用マスク
を用い、半導体領域12を形成する。

第16図に示す半導体領域12を形成する工程の後に、前記
第12図に示す半導体領域10,11を形成する工程以後の工
程を施すことにより、本実施例１のSRAMは完成する。

後者の製造方法は、導電層7A乃至7Dに対して半導体領域
12を自己整合で形成することができないが、前者の製造
方法と同様に、その付加を避たい部分の寄生容量を充分
に低減することができる。

なお、本実施例Ｉは、本発明を、LDD部（半導体領域
８）を有するLDD構造のMISFETに反対導電型の半導体領
域11を設け、該半導体領域11と半導体領域10との接合容
量を半導体領域12で低減した例に適用したが、単にLDD
構造のMISFETに半導体領域12を設け、半導体領域10とウ
エル領域２との接合容量を低減する例に適用してもよ
い。

以上説明したように、本実施例Ｉによれば、以下に述べ
る効果を得ることができる。

（１）LDD部（半導体領域８）を有するLDDのMISFETを備
えた半導体集積回路装置において、ソース領域又はドレ
ン領域（半導体領域10）の下部に半導体領域12を設けた
ことにより、ウエル２とのpn接合部における空乏領域の
伸びを大きくすることができるので、MISFETに付加され
る接合容量を低減することができる。

（２）LDD構造のMISFETに反対導電型の半導体領域11を
設けた半導体集積回路装置において、ソース領域又はド
レイン領域（半導体領域10）の下部に半導体領域12を設
けたことにより、半導体領域11とのpn接合部における空
乏領域の伸びを大きくすることができるので、MISFETに
付加される接合容量を低減することができる。

（３）前記（１）又は（２）により、半導体集積回路装
置の高速化を図ることができる。

（４）前記（１）又は（２）により、LDD部でチャネル
形成領域への不純物の回り込みを低減することができる
ので、MISFETの実効チャネル長を充分に確保することが
できる。

（５）前記（４）により、短チャネル効果を抑制するこ
とができるので、MISFETの占有面積を縮小し、半導体集
積回路装置の集積度を向上することができる。

（６）前記（２）により、半導体領域11でソース領域と
ドレイン領域との間の空乏領域の結合を抑制することが
できるので、パンチスルーを抑制することができる。

（７）前記（２）により、半導体領域11でソース領域又
はドレイン領域に付加される接合容量を増大させること
ができるので、SRAMのメモリセルの情報蓄積量を増大さ
せることができる。

（８）前記（２）により、SRAMのメモリセルにおいて、
情報となる電荷の蓄積する部分に半導体領域11でバリア
を構成することができるので、α線で生じる不要なキャ
リアの侵入を抑制することができる。

（９）前記（７）又は（８）により、ソフトエラーを抑
制することができるので、SRAMの電気的信頼性を向上す
ることができる。

（10）前記（２）により、パンチスルーを抑制するため
に設けられる半導体領域11で、所定の部分に情報の蓄積
量を増大するために接合容量を付加させることができる
ので、製造工程を増加することがなくなる。

（11）前記（１）又は（２）により、接合容量を低減す
るためのバックバイアス及びその回路が不要になるの
で、半導体集積回路装置の設計が簡単化され、かつ、そ
の占有面積を無くして集積度を向上することができる。

（12）前記（３）、（５）及び（９）により、半導体集
積回路装置の動作速度の高速化、集積度の向上（又は大
容量化）及び電気的信頼性の向上を同時にすることがで
きる。

［実施例II］本実施例IIは、本発明を、前記反対導電型の半導体領域
をMISFETのチャネル領域下にまで設けたものである。

第17図は、本発明の実施例IIを説明するためのSRAMのメ
モリセルの要部断面図である。

第17図において、11Aはp⁺型（反対導電型）の半導体領
域であり、所定の半導体領域10及び半導体領域８の下部
にそったウエル領域２の主面部に、それらと接触して設
けられている。第17図に示す半導体領域11Aは、前記実
施例Ｉと同様に、半導体領域12に比べて接合深さが浅く
構成されている。

半導体領域11Aは、不純物導入用マスク９、又は導電層7
A乃至7Dに対して自己整合で構成される。

半導体領域11Aは、前記半導体領域11と略同様の機能を
有している。

本実施例の特徴は、この半導体領域11Aがチャンネル形
成領域に回り込んでいることであり、これによって、し
きい値電圧の変動、半導体領域（LDD部）８の不純物濃
度の変動を生じる。このため、チャネル形成領域の不純
物濃度、半導体領域８の不純物濃度を、半導体領域11A,
11Bによる不純物濃度の変動分だけあらかじめ制御して
おけばよい。

以上説明したように、本実施例IIよれば、前記実施例Ｉ
と略同様の効果を得ることができる。

［実施例III］本実施例IIIは、本発明を、前記反対導電型の半導体領
域をより深い部分にまで設けたものである。

第18図は、本発明の実施例IIIを説明するためのSRAMの
メモリセルの要部断面図である。

第18図において、11Bはp⁺型（反対導電型）の半導体領
域であり、所定の半導体領域10及び半導体領域８の下部
にそったウエル領域２の主面部に、それらと接触して設
けられている。第18図に示す半導体領域11Bは、半導体
領域12に比べて接合深さが深く構成されている。

半導体領域11Bは、不純物導入用マスク９、又は導電層7
A乃至7Dに対して自己整合で構成される。

半導体領域11Bは、前記半導体領域11Aと略同様の機能を
有している。このため、チャネル形成領域の不純物濃
度、半導体領域８の不純物濃度を、半導体領域11Bによ
る不純物濃度の変動分だけあらかじめ制御しておけばよ
い。

以上説明したように、本実施例IIIよれば、前記実施例
Ｉと略同様の効果を得ることができる。

［実施例IV］本実施例IVは、本発明を、ダイナミック型ランダムアク
セスメモリを備えた半導体集積回路装置（以下、DRAMと
いう）に適用したものである。

第19図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す等価回路図である。

第19図において、DLは行方向に延在するデータ線、WLは
列方向に延在するワード線である。

Qsはスイッチ用MISFET、C_DはMISFETQsと直列接続されて
設けられた情報蓄積用容量素子である。

DRAMのメモリセルは、MISFETQsと情報蓄積用容量素子C_D
とによって構成され、データ線DLとワード線WLとの所定
の交差部に設けられている。

次に、本実施例IVの具体的な構造について説明する。

第20図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す要部断面図である。

第20図において、10Bはn⁺型の半導体領域であり、半導
体領域10と電気的に接続され、情報蓄積用容量素子形成
領域のウエル領域２の主面部に設けられている。半導体
領域10Bは、情報蓄積用容量素子の一方の電極を構成す
るようになっている。

11Cはp⁺型の半導体領域であり、半導体領域11と電気的
に接続され、半導体領域10Bの下部のウエル領域２の主
面部に半導体領域10Bと接触して設けられている。半導
体領域11Cは、情報蓄積用容量素子の他方の電極を構成
するようになっている。

半導体領域11Cは、ウエル領域２に比べて、半導体領域1
0Bとのpn接合部を高い不純物濃度のpn接合部に構成する
ようになっている。すなわち、半導体領域10Bと半導体
領域11Cに付加される接合容量を大きくし、情報蓄積用
容量素子の情報となる電荷の蓄積量を増大するように構
成されている。

19は絶縁膜であり、情報蓄積用容量素子形成領域の半導
体領域10Bの主面上部に設けられている。

20は導電プレートであり、絶縁膜19及びフィールド絶縁
膜３の上部に設けられている。導電プレート20は、製造
工程における第１層目の導電層形成工程によって形成さ
れ、例えば、CVD技術によって形成される多結晶シリコ
ン膜を用いる。

なお、前記半導体領域10B,11Cは、導電プレート20を形
成する工程の前に形成する。

絶縁膜19及び導電プレート20は、情報蓄積用容量素子を
構成するようになっている。

メモリセルの情報蓄積用容量素子C_Dは、半導体領域10B
と半導体領域11Cとで構成される第１の情報蓄積用容量
素子と、半導体領域10B、絶縁膜19及び導電プレート20
で構成される第２の情報蓄積用容量素子とが並列接続さ
れて構成されている。

21は絶縁膜であり、導電プレート20を覆うように設けら
れている。絶縁膜21は、導電プレート20とその上部に設
けられる導電層との電気的な分離をするように構成され
ている。

5Aは絶縁膜であり、MISFET形成領域のウエル領域２の主
面上部に設けられている。絶縁膜5Aは、主として、MISF
ETのゲート電極を構成するようになっている。

7Eは導電層であり、絶縁膜5Aの所定の上部及び絶縁膜21
の所定の上部に列方向に延在して設けられている。導電
層7Eは、絶縁膜5Aの上部ではMISFETのゲート電極を構成
し、絶縁膜21の上部ではワード線WLを構成するようにな
っている。

メモリセリのスイッチ用MISFETQsは、主として、ウエル
領域２、絶縁膜5A、導電層7E、一対の半導体領域８、一
対の半導体領域10、半導体領域11及び半導体領域12によ
って構成されている。すなわち、反対導電型の半導体領
域11が設けられたLDD構造のMISFETQsは、半導体領域12
を設けたことにより、半導体領域11の不純物濃度が低減
され、ソース領域又はドレイン領域（半導体領域10）に
付加される寄生容量を低減することができる。

なお、前記実施例では、半導体領域11と半導体領域11C
とを別の工程で形成したメモリセルについて説明した
が、それらを同一の製造構成で形成してもよい。具体的
には、導電プレート20を形成する工程の前に、メモリセ
ル形成領域の全面部に反対導電型（p⁺型）の半導体領域
を形成する。

［効果］以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（１）LDD部を有するLDD構造のMISFETを備えた半導体集
積回路装置において、ソース領域又はドレイン領域の下
部と、半導体基板又はウエル領域とのpn接合部分に、そ
れらが低い不純物濃度のpn接合部を構成するような半導
体領域を設けたことにより、pn接合部における空乏領域
の伸びを大きくすることができるので、ソース領域又は
ドレイン領域に付加される寄生容量を低減することがで
きる。

（２）LDD構造のMISFETに反対導電型の半導体領域を設
けた半導体集積回路装置において、ソース領域又はドレ
イン領域の下部と反対導電型の半導体領域とのpn接合部
分に、それらが低い不純物濃度のpn接合部を構成するよ
うな半導体領域を設けたことにより、pn接合部における
空乏領域の伸びを大きくすることができるので、ソース
領域又はドレイン領域に付加される接合容量を低減する
ことができる。

（６）前記（２）により、反対導電型の半導体領域でソ
ース領域とドレイン領域との間の空乏領域の結合を抑制
することができるので、パンチスルーを抑制することが
できる。

（７）前記（２）により、反対導電型の半導体領域でソ
ース領域又はドレイン領域に付加される接合容量を増大
させることができるので、記憶機能を備えた半導体集積
回路装置のメモリセルの情報蓄積量を増大させることが
できる。

（８）前記（２）により、メモリセルにおいて、情報と
なる電荷の蓄積する部分に反対導電型の半導体領域でバ
リアを構成することができるので、α線で生じる不要な
キャリアの侵入を抑制することができる。

（９）前記（７）又は（８）により、ソフトエラーを抑
制することができるので、記憶機能を備えた半導体集積
回路装置の電気的信頼性を向上することができる。

（10）前記（２）により、パンチスルーを抑制するため
に設けられる反対導電型の半導体領域で、所定の部分に
情報の蓄積量を増大するために接合容量を付加させるこ
とができるので、製造工程を増加することがなくなる。

以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、LDD構造のMISFET又
は反対導電型の半導体領域を有するLDD構造のMISFETを
備えたSRAM又はDRAMに適用した例について説明したが、
これら記憶機能を備えた半導体集積回路装置以外に、論
理機能を備えた半導体集積回路装置に適用してもよい。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す等価回路図、第２図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す要部平面図、第３図乃至第５図は、第２図に示すメモリセルの所定の
製造工程における要部平面図、第６図は、第２図のVI−VI切断線における断面図、第７図は、第６図に示すメモリセルのMISFETQs₁部分に
おける拡大要部断面図、第８図は、第７図に示すMISFETQs₁のソース領域又はド
レイン領域の不純物濃度分布を示す図、第９図乃至第13図は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるSRAMのメモリセルを示
す要部断面図、第14図乃至第16図は、本発明の実施例Ｉの他の製造方法
を説明するための各製造工程におけるSRAMのメモリセル
を示す要部断面図、第17図及び第18図は、本発明の実施例II及びIIIを説明
するためのSRAMのメモリセルを示す要部断面図、第19図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す等価回路図、第20図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す要部断面図である。図中、１……半導体基板、２……ウエル領域、５……絶
縁膜、７……導電層、8,10,11,12……半導体領域、９…
…不純物導入用マスク、Q,Qs……MISFETである。

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１の半導体領域の主面上部
に、絶縁膜を介してゲートとなる導電層を設け、前記第
１の半導体領域の主面内であって前記導電層の両側部に
位置してソース領域又はドレイン領域となる第２導電型
の第２の半導体領域を設け、前記第１の半導体領域の主
面部の前記第２の半導体領域とチャネル形成領域との間
に、第２導電型でかつ前記第２の半導体領域よりも不純
物濃度が低い第３の半導体領域を設け、前記第２の半導
体領域の下部に位置して第１導電型でかつ第１の半導体
領域よりも高い不純物濃度を有する第４の半導体領域を
設けて構成されるMISFETを有する半導体集積回路装置で
あって、前記第２の半導体領域と第４の半導体領域との間に、第
２導電型でかつ第２の半導体領域よりも低い不純物濃度
を有する第５の半導体領域を、最大不純物濃度部分が前
記第２の半導体領域、第３の半導体領域又は第４の半導
体領域に比べて、第１の半導体領域の主面から深い部分
に設けて構成されるMISFETを備えたことを特徴とする半
導体集積回路装置。
【請求項２】前記MISFETは、メモリセルのスイッチ用MI
SFETとして使用されてなることを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置。