JPS6114540B2

JPS6114540B2 -

Info

Publication number: JPS6114540B2
Application number: JP51074876A
Authority: JP
Inventors: Takashi Takesono
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1976-06-23
Filing date: 1976-06-23
Publication date: 1986-04-19
Also published as: JPS5332A

Description

【発明の詳細な説明】本発明は、記憶装置冗長方式、特にメモリ・モ
ジユールに一部不良ビツトが含まれていても、良
品モジユールのみをアクセスするようにした冗長
方式に関するものである。

最近の半導体技術では、素子の高密度化を図る
ためにウエハ・メモリの実現が検討されている。
このウエハ・メモリを実現する場合、重要な問題
は製造時の歩留りである。歩留りを向上させるた
めには、プロセス技術的、回路技術的に多くの困
難を克服しなければならないが、あらかじめ冗長
性を持たせた設計を行なつておけば、この困難を
軽減することができる。また、信頼性の観点から
も、冗長性を持たせた設計を行うことは、きわめ
て重要である。

冗長性を持たせる手段としては、ECCに代表
されるソフト・ウエア的手法と、予備モジユール
を用意しておき、不良メモリ・モジユールをこれ
に切換えて使用するような方法に代表されるハー
ド・ウエア的手法とがある。

このうち、後者の方式においては、例えば、特
開昭47−7060号公報、特開昭48−16536号公報等
に示されるように、予備モジユールの領域あるい
はモジユール内の予備チツプの領域があらかじめ
定められており、不良モジユールあるいは不良チ
ツプがアクセスされたことを識別すると、特定の
予備モジユール、予備チツプに切換えている。

本発明は、従来の冗長方式のように予備モジユ
ールの領域を限定することなく、モジユール全体
として必要数に少くとも１個の冗長性を持たせ、
不良モジユール以外の任意のモジユールを予備と
して用いることにより、不良モジユールをアクセ
スさせないようにすることを目的とするもので、
良品モジユールのみを接続するために、ガロア体
の要素をアドレス・コードとして割付けることを
特徴としている。

先ず本発明を説明するにあたり、本発明の原理
を導くために、第１図ａ〜ｃを説明する。

第１図ａに示すように、通常の３ビツトの情報
で選択される８個のモジユール群を考えてみる。

第１図において、ADRSは外部から与えられる
ところの外部アドレス情報を表し、adrsは各モジ
ユールに割付られた内部アドレスを表す。

いま、外部より与えられるアドレス情報ADRS
が（000）（011）までの７通りであり、（111）の
アドレスは与えられないものと仮定する。即ち実
際に必要なモジユールの数は７個で、他の１個は
予備である。

第１図ａの表に示した１、０のコードは先に述
べた各モジユールに割付られた内部コードであ
り、いいかえると第１図ａにおいて加算器ADD
が使用されないときは外部からのアドレス・コー
ドは即内部アドレス情報となり、これに対応する
いずれかのモジユールが選択されるようになつて
いる。

第１図ａで明らかなように、あるモジユールに
着目すると、その前後のモジユールに割付られた
アドレス・コードは、常に着目したモジユールに
割付けられたアドレス・コードより、１を減じた
もの、及び１を加えたものに等しい。従つて、当
然、各モジユールにアドレス・コードとして割付
けられている３ビツトの組合せは、３ビツトのカ
ウンタによつて順次発生される周期８の数列の各
要素に等しくなつている。

さて、第１図ａのモジユール群において、アド
レス・コード（010）が割付けられたモジユール
（×印）が不良であつたとする。

そこで、外部より与えられるアドレス情報
ADRSを第１図ａに示すように加算器ADDに入力
し、（110）を加算して、この結果を内部アドレス
情報として使用することを考えてみる。

ここで、第１図ａの表のコードは前述のように
各モジユールに割付けられた内部アドレスを示す
のに対し、第１図ｂの表に示したコードは外部ア
ドレスADRSを０、１で示しているものである。
例えば、第１図ｂにおいて、１０１は外部アドレ
ス１０１を意味し、その外部アドレスに（110）
が加算器ADDで加算されて、内部アドレス
（000）に変換され、これに対応するアドレスが割
付けられた第１図ａの一番上のモジユールがアク
セスされる事を意味する。

以上のようにすると、先に、外部から与えられ
ないことにしたアクセス（111）は、内部では
（010）に相当するようになり、このことは結果的
に該（010）が割付けられた不良モジユール（×
印）がアクセスされなくなつたことを意味する。

他の７個のモジユールに対する外部アドレス情
報ADRSも、それぞれ第１図ｃに示すようにアド
レス変換されて内部アドレスadrsとなる。従つ
て、このモジユール群は、見掛け上第１図ｂに示
すように、不良モジユールの次のモジユールから
順にアドレス・コードが割付けられたことにな
る。

第１０図に以上のことを図式化して表してい
る。

さて、前述の例は、説明のために通常の３ビツ
トのバイナリ情報を使用し、（111）がアクセスさ
れないという条件をつけたが、実際はこのような
条件が成立する場合は殆んどなく、この例は実用
的ではない。

そこで、次にバイナリ情報を使用せず、別の数
列群の要素をアドレス・コードとして各モジユー
ルに割付けることを考える。

すなわち、２ⁿ＋１個のモジユール群から２ⁿ個
のモジユールのみを選択できるようなアドレス・
コードの割付け方法を考えてみる。

さて、代数学の教示するところによれば、ガロ
ア体GF（２ⁿ）は、１、０をその要素とするガロ
ア体GF(2)の上のｎ次の既約多項式を法とする多
項式環の剰余類からなつている。したがつて、い
ま既約多項式Ｆ（ｘ）の根をαとすると、GF
（２ⁿ）の諸要素は、１、α、α^２、……α^n-1の
線形結合で下記のように表わすことができる。

a₀＋a₁α＋a₂α^２＋……ａ_o-1α^n-1 また、別の表わし方として、係数a₀、a₁、a₂…
…ａ_o-1だけをとつたベクトルでも表わせる。

（a₀、a₁、a₂……ａ_o-1）さらに、またGF（２ⁿ）から零の要素を除いた
残りの要素は巡回群をなし、一般にGF（２ⁿ）の
各要素はαの羃乗で表わせる。

いま、一例としてGF(2)上の３次の既約多項式
Ｆ（ｘ）＝x³＋ｘ＋１を法とする多項式環である
ガロア体GF（2³）を考えてみると、GF（2³）のそ
れぞれの要素は第２図のように表わすことができ
る。

すなわち、Ｆ（ｘ）＝x³＋ｘ＋１により、x³＋
ｘ＋１＝０の根は１、ａ、α^３の線形結合で表わ
されるから、正負の符号を考慮せずに、１＋α＋
α^３＝０のα^３の項を右辺に移項すれば、１＋α
＝α^３となつて、１＋αはα^３で羃乗表示され
る。同じようにして、１＋α＝α^３の両辺にαを
乗算すれば、α＋α^２＝α^３・αとなるから、α
＋α^２はα^４で表わされ、１＋α＝α^３の両辺に
α^２を加えれば、１＋α＋α^２＝α^３＋α^２＝α
^２（α＋１）＝α^５であるから、１＋α＋α^２は
α^５で表わされる。

つまり、このGF（2³）上の各要素は周期2³−１
の巡回数列であり、ある要素に着目した場合、そ
の前後の要素はその着目した要素をαで除したも
の、およびαを乗じたものに等しい。

したがつて、GF（２ⁿ）の中で、その要素の位
数が２^m＋１となるものを見出して、そのガロア
体の法多項式を使用し、かつモジユールの各アド
レス・コードとしてこのガロア体の要素を割付
け、演算処理としては、第１図ａの加算回路のか
わりにα乗算回路を使用すれば、最初の例（第１
図ａ，ｂ，ｃ）の非実用性は改善される。

以下、実施例について説明する。

いま、その要素の位数が2³＋１であるガロア体
を探すと、GF（2⁶）の中にあり、この法多項式は
Ｆ（ｘ）＝１＋x³＋x⁶である。また、このガロア
体の各要素は第３図に示すとおりである。

第４図に表す実施例は、１、０を要素とするガ
ロア体GF(2)の上のｎ次（ｎ＝６）の既約多項式
を法とし、該多項式の根αの羃乗を要素とするガ
ロア体GF（2⁶）のうち、要素の位数が２^m＋ｉ
（ｍ＝３、ｉ＝１）であるガロア体を使用し、ｍ
＝３ビツトのアドレス情報により決定される2³個
のアドレスのそれぞれにガロア体の2³＋１個の要
素のうちの2³個の要素を対応づけ、一方、チツプ
上には2³＋１個のモジユールを用意し、該モジユ
ールのそれぞれにガロア体の2³＋１個の要素をア
ドレス・コードとして割付け、該2³個のアドレス
と2³個のガロア体の要素との対応づけを、2³個の
アドレスに既約多項式の根αの羃乗（α^k）（ｋ＝
３）の掛算を行なうことにより変えて、2³＋１個
のモジユール中にｉ＝１個の不良モジユールの存
在を許容するものであり、第４図はその構成例を
示すものである。

すなわち、この実施例は１＋α^３＋α^６を既約
多項式としており、１＋α^３＋α^６が基本の方程
式になつている。ここで“＋”はEORを表す。
“＋”がEORであることから、この式の左辺、右
辺間の移項に際して、符号は無視できる。すなわ
ち、α^６＝１＋α^３となる。

前述のように、ガロア体GF（２ⁿ）の諸要素は
a₀＋a₁α＋a₂α^２＋……ａ_o-1α^n-1で表される
が、この実施例ではｎ＝６であるからa₀＋a₁α＋
a₂α^２＋……a₅α^５で諸要素が表される。

この係数a₀、a₁、a₂……a₅に注目し、諸要素を
（a₀、a₁、a₂……a₅）と表すと（a₀、a₁、a₂……a₅）
は次のようになる。

α_０ ……（100000） α^１ ……（010000） α^２ ……（001000） α^３ ……（000100） α^４ ……（000010） α^５ ……（000001） α^６＝１＋α^３ ……（100100） α^７＝α・（１＋α^３）＝α＋α^４ ……（010010） α^８＝α・（α＋α^４）＝α^２＋α^５ ……（001001） α^５＝α・（α^２＋α^５）＝α^３＋α^６＝１＋α^３＋α^３＝１ ……（100000）ここで、α^３＝α^０と元に戻る。すなわち、×
αの乗算をするとこの既約多項式にしたがえば、
９組の（a₀、a₁、a₂……a₅）しか取り得ない。本発
明のこの実施例ではこの９組に対して、８組を有
効に使い、残る１組は外部からアクセスされない
ようなアドレス変換を与える。第４図において、
各モジユールは4KW×1bitで構成され、このモジ
ユールが９×22のマトリクスに配置されて、全体
として32KW22bitのSEC−DEDメモリ・システ
ムを構成している。なお、図中、4KW選択用ア
ドレス12ビツトおよびECC関連回路は、本発明
に直接関係がないため省略してある。

各モジユール選択用コードとして、上記GF
（2⁶）の各要素が割付けられ、例えば、（100000）
の割付けられたモジユールは、アドレス信号の６
ビツトが（100000）となつたときにイネーブルさ
れる。

外部より入力される８個のモジユールを選択す
るためのアドレス信号ADRS3ビツトは、先ず、
読出専用メモリ（以下ROM）に入力され、６ビ
ツトのGF（2⁶）の要素（αⁿ）に変換される。こ
のROMの内容を第５図に示す。また同時に、こ
のアドレス信号ADRSは、各列ごとに設けられた
不良モジユール・アドレス・レジスタREGに入
力される。そして、もしECC回路でエラーの検
出が行われ、このモジユールに関するエラー履歴
よりCRUによつてモジユール切換の必要がある
と判断されると、SET信号とシンドローム（ポ
ジシヨン情報POS）が第４図のデコーダ回路
DECに入力される。これにより、指定されたビ
ツト位置（列）の不良モジユール・アドレス・レ
ジスタREGにSET信号が入力され、このときの
アドレスがラツチされる。このとき、同時に
SET信号もラツチされて、この列で切換えが行
われたことも記憶する。

３ビツトのバイナリ情報から６ビツトのGF
（2⁶）の要素に変換されたアドレス情報は、各モジ
ユール列ごとに設けられたα乗算回路（×α^k）
に入力される。ｋの値は、アドレス・レジスタ
REGにラツチされた情報によつて制御される。
この真理値表を第６図に示す。

第７図は、第４図におけるα乗算回路の詳細接
続図である。なお、第６図における「選択入力」
は、第７図中のマルチプレクサMPXのいずれの
入力端子の情報が出力されるかを示している。

α乗算回路（×α^１）は、次の方法で設計され
る。いま、GF（2³）中の任意のエレメントを
（a₀a₁a₂a₃a₄a₅）とし、これを多項式の形で表わす
と、次式が成立する。

α×（a₀＋a₁x＋a₂x²＋a₃x³＋a₄x⁴＋a₅x⁵）＝b₀＋b₁x
＋b₂x²＋b₃x³ ＋b₄x⁴＋b₅x⁵ mod₁ x⁶＋x³＋１これを解いて、a₀……a₅とb₀……b₅の関係を求
めると以下のようになる。

b₀＝a₅、b₁＝a₀、b₂＝a₁、 b₃＝a₂＋a₅、b₄＝a₃、b₅＝a₄ 同じようにして、α^２、α^３……を算出する
と、第８図に示すようになる。第４図は、第８図
に基づいて論理を構成したものである。

第４図において、例えば最初の列の３番目のモ
ジユール（001000）が不良であつた場合、GF
（2⁶）の要素（001000）に対応する外部アドレス情
報ADRSは第５図に示すように（010）であるの
で、この列のアドレス・レジスタREGには、第
６図のように（1010）がセツトされる。この結
果、α乗算回路（×α^k）のｋの値は３になる。
そして、この列に対して分配されるアドレス信号
は第９図に示すようになる。第９図より明らかな
ように、不良モジユール（001000）の次のモジユ
ールから順に、変換後のアドレス・コードが割付
けられるため、不良モジユールの前のモジユール
までで2³個が選択される。したがつて、不良モジ
ユール（001000）は外部よりアクセスされなくな
り、かつ良品モジユール８個がアクセス可能とな
つて、切換動作が行われたことになる。

第４図の一つのＩ／Ｏに関してより詳しく図示
すると第１１図のようになる。すなわち、第４図
の×α^kの乗算器の出力は、デコードされ、９ビ
ツトのうち、１ビツトを選択する。この例では、
前述のようにｋ＝３の場合を示すものである。外
部アドレスに対するROMの出力アドレスは、第
５図の表から割付けられる。ROMの出力アドレ
スから内部アドレスへの変換は、第９図の「変換
前内部アドレス」をROMの出力と見、「変換後ア
ドレス情報（×α^３）」を新しい内部アドレスと
見れば良い。従つて、対応する外部アドレスの無
い部分、すなわち、内部アドレス（001000）に対
するビツトはアクセスされない。

実施例では、必要個数に１個だけ冗長性を持た
せた場合を説明したが、任意の個数だけ予備モジ
ユールを用意することにより、予備モジユールと
同一個数のバースト不良モジユールを許容するこ
とができる。例えば、チツプ上に２^m＋ｉ個のモ
ジユールを用意し、各々にガロア体GF(2)の２^m＋
ｉ個の要素をアドレス・コードとして割付けてお
き、連続したｉ個までの不良モジユールが検出さ
れたときには、アドレスとガロア体の要素との対
応づけを変化させて、不良モジユールの次のモジ
ユールから順に変換後のアドレス・コードを割付
けることにより、良品モジユール２^m個のみをア
クセスさせることが可能となる。

このように、本発明によれば、予備モジユール
の位置を特定することなく、不良モジユールを任
意の良品モジユールに切換えて選択させることが
でき、しかも、ガロア体の要素をアドレス・コー
ドとして割付けることにより、外部より与えられ
るアドレス情報に何ら制限を設けないでよいか
ら、きわめて実用的であり、かつ簡単な構成によ
り、製造時の歩留りを向上させることができる。

【図面の簡単な説明】

第１図は本発明の原理を導くために用いる説明
図、第２図はガロア体GF(2)上の３次の既約多項
式Ｆ（ｘ）＝x³＋ｘ＋１を法とするGF（2³）の要
素の表示方法説明図、第３図は６次の既約多項式
Ｆ（ｘ）＝x⁶＋x³＋１を法とするGF（2⁶）の要素
の説明図、第４図は本発明の一実施例を示す記憶
装置のブロツク構成図、第５図は第４図における
読取専用メモリROMの記憶内容説明図、第６図
はα乗算回路の情報説明図、第７図は第４図にお
けるα乗算回路（×α^k）の詳細接続図、第８図
は第４図のα乗算回路を設計するためのエレメン
トの関係図、第９図は第４図における変換アドレ
スの一例を示す説明図第１０図は第１図のａ〜ｃ
を補足する図式説明図、第１１図は本発明の第４
図の実施例の一つのＩ／Ｏに関する詳細構成図で
ある。 ADRS：外部よりのモジユール選択アドレス、
ADD：加算器、ROM：読取専用メモリ、SET：
セツト情報、DEC：デコーダ回路、POS：ポジ
シヨン情報、REG：不良モジユール・アドレ
ス・レジスタ、×α^k：α乗算回路、Ｉ／OBUF：
入出力バツフア、SELSIG：モジユール選択信
号、EOR：エツクス・クルーシブ・オア回路、
SW：切換情報、MPX：マルチプレクサ。

Claims

【特許請求の範囲】

１１、０を要素とするガロア体GF(2)の上のｎ
次の既約多項式を法とし、該多項式の根の羃乗を
要素とするガロア体GF（２ⁿ）のうち、要素の位
数が２^m＋ｉであるガロア体を使用し、ｍビツト
のアドレス情報により決定される２^m個のアドレ
スのそれぞれにガロア体の２^m＋ｉ個の要素のう
ち２^m個の要素を対応づけ、一方、チツプ上には
２^m＋ｉ個のモジユールを用意し、該モジユール
のそれぞれにガロア体の２^m＋ｉ個の要素をアド
レス・コードとして割付け、該２^m個のアドレス
と２^m個のガロア体の要素との対応づけを、２^m個
のアドレスに既約多項式の根（α）の羃乗（α
^k）の乗算を行なうことにより変えて、２^m＋ｉ個
のモジユール中にｉ個までのバースト不良モジユ
ールの存在を許容することを特徴とする記憶装置
冗長方式。