JPS6326419B2 - - Google Patents
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- JPS6326419B2 JPS6326419B2 JP58074197A JP7419783A JPS6326419B2 JP S6326419 B2 JPS6326419 B2 JP S6326419B2 JP 58074197 A JP58074197 A JP 58074197A JP 7419783 A JP7419783 A JP 7419783A JP S6326419 B2 JPS6326419 B2 JP S6326419B2
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- JP
- Japan
- Prior art keywords
- bits
- bit
- replacement
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Detection And Correction Of Errors (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
〔発明の背景〕
本発明は、訂正不能なエラーを含むメモリ・ワ
ードを、メモリ中のデータを保護するエラー訂正
コードで訂正可能なメモリー・ワードに変えるた
めの、置換（permutation）論理に関するもので
ある。 1982年３月29日出願の米国特許出願第362925号
では、メモリ・アドレス・レジスタが、あるメモ
リ・ワードの全てのビツト位置に対する解読器へ
同じ論理アドレスを与えることによつて、そのメ
モリ・ワードにアクセスする。しかし、論理回路
による修正の結果、ある特定のビツト位置の解読
器に実際に印加されるアドレスを、メモリ・アド
レス・レジスタから与えられる論理アドレスと異
なるようにすることができる。この論理回路は、
置換論理と呼ばれる。この置換論理のために、メ
モリ・ワードは、メモリ・アドレス・レジスタか
ら与えられた論理アドレスではない、異なる多数
の物理アドレスに位置する記憶セルを含むことが
できる。 先行技術による置換論理は、特定のビツト位置
の解読器へ加わるｎ入力の各々について１つの排
他的OR機能を実施する。ワード・アドレスを構
成するｎデイジツトの各々が、該アドレスを置換
するために異なるビツトと排他的ORされる。 もしビツト解読器が２ビツトの解読器であれ
ば、先行技術の置換論理は、ビツト入力の2n個、
すなわち４個の異なる組合せ、又は順列をもたら
すことができる。 これを第１表に示す。
ードを、メモリ中のデータを保護するエラー訂正
コードで訂正可能なメモリー・ワードに変えるた
めの、置換（permutation）論理に関するもので
ある。 1982年３月29日出願の米国特許出願第362925号
では、メモリ・アドレス・レジスタが、あるメモ
リ・ワードの全てのビツト位置に対する解読器へ
同じ論理アドレスを与えることによつて、そのメ
モリ・ワードにアクセスする。しかし、論理回路
による修正の結果、ある特定のビツト位置の解読
器に実際に印加されるアドレスを、メモリ・アド
レス・レジスタから与えられる論理アドレスと異
なるようにすることができる。この論理回路は、
置換論理と呼ばれる。この置換論理のために、メ
モリ・ワードは、メモリ・アドレス・レジスタか
ら与えられた論理アドレスではない、異なる多数
の物理アドレスに位置する記憶セルを含むことが
できる。 先行技術による置換論理は、特定のビツト位置
の解読器へ加わるｎ入力の各々について１つの排
他的OR機能を実施する。ワード・アドレスを構
成するｎデイジツトの各々が、該アドレスを置換
するために異なるビツトと排他的ORされる。 もしビツト解読器が２ビツトの解読器であれ
ば、先行技術の置換論理は、ビツト入力の2n個、
すなわち４個の異なる組合せ、又は順列をもたら
すことができる。 これを第１表に示す。
【表】
これらの４個の順列は、可能な解読器入力順列
の小さなサブセツトを形成するにすぎない。実際
には、２ビツト解読器について2n！個すなわち24
個の可能な入力順列がある。可能な全ての順列の
10進相当数を第２表に示す。
の小さなサブセツトを形成するにすぎない。実際
には、２ビツト解読器について2n！個すなわち24
個の可能な入力順列がある。可能な全ての順列の
10進相当数を第２表に示す。
従つて、本発明によれば、新しいアドレス置換
論理がもたらされる。この論理は、第１表に列挙
した2n個以上の入力組合せが可能である。これを
実現するため、１個のアドレス・ビツトを別のも
ので修正すること、ｎ個以上の置換ビツトを使用
すること、アドレス・ビツト位置をスワツプする
ことを含む、多数の置換技術を単独でまたは組み
合わせて使用する。 従つて、本発明の目的は、メモリ・ワード中の
ビツトをスワツプして訂正不能なエラーを訂正可
能なエラー状態に変えるための、新しい置換装置
をもたらすことである。 本発明の他の目的は、ビツトをスワツプして、
アドレス・ビツトの置換のより多くの組合せを、
入力解読器に与えることである。 本発明の他の目的は、障害ビツトの分散および
累積を同時に行わしめることができる、置換装置
をもたらすことである。 〔詳細な説明〕 第１図は先行技術による４ワード・メモリを示
し、このメモリでは１ワードを構成する72個の各
ビツト位置がそれぞれ異なる２ビツト解読器１０
によつてアクセスされる。メモリ・アドレス・レ
ジスタによつて、同じアドレス・ビツトＣ０およ
びＣ１が、各ビツト位置ｂ０〜ｂ７１に与えられ
る。しかし、任意のビツト位置の解読器１０にア
クセスするために使用される実際のアドレス・ビ
ツトＣ０′およびＣ１′は、置換論理１２に与えら
れる置換ビツトＺ０およびＺ１にも依存する。置
換論理１２中の排他的OR回路１６は、アドレ
ス・ビツトＣ０またはＣ１の一方および置換ビツ
トＺ０またはＺ１の一方を入力として受け取り、
Ｃ０′またはＣ１′を出力として出す。もし置換ビ
ツトＺ０およびＺ１が共にゼロであれば、アクセ
スされた記憶セルの物理アドレスと論理アドレス
は等しい。一方、もし置換ビツトＺ０またはＺ１
の一方または両方がゼロでなければ、アクセスさ
れたビツトの物理アドレスと論理アドレスは異な
る。 説明の都合上、Ｚ０とＺ１が第１図のメモリ中
の全てのビツト位置に対してゼロであると仮定す
る。図示の如く、このメモリのワード線００は、
ビツト位置ｂ０およびｂ１の両方に障害ビツトを
含み、ワード線１０はビツト位置ｂ０に障害ビツ
トを含み、そしてワード線１１はビツト位置ｂ１
に障害ビツトを含む。もしビツト位置ｂ０及びｂ
１だけが障害ビツトを含むメモリ中のビツト位置
であれば、ビツト位置ｂ０またはｂ１において00
ワード中のビツトを01ワードとスワツプすると、
メモリ中の４ワード全てを１エラー訂正／２エラ
ー検出（SEC／DED）コードで訂正できる。 ブロツク１８は、先行技術の置換装置１２を用
いたビツト位置ｂ１に対する、可能な全ての置換
を示す。図示の如く、ワード位置00および01のビ
ツトをスワツプすれば、ワード線００中の２ビツ
ト・エラー条件を除去できる。これは、ブロツク
１８の列１８Ａに示すように、Ｚ０を０にし且つ
Ｚ１を１にすることによつて行われる。 しかし、このＺ０とＺ１の組合せは、ビツト10
と11をもスワツプして、ワード線１０中に２ビツ
ト・エラー条件を導入することに注意すべきであ
る。実際には、Ｚ０とＺ１の可能などの組合せに
よつても他のワードに多重ビツト・エラー条件を
導入することなしに、ワード線１０中のエラーは
除去されない。ビツト装置ｂ０中の置換ビツトに
よるＣ０とＣ１の可能な置換についても同じこと
がいえる。事実、両方のビツト位置を同時に置換
したとしても、多重ビツト・エラー条件を除去で
きるような、置換ビツトＺ０およびＺ１の２組の
組合せを得ることはできない。従つて、２ビツ
ト・エラーを除去するビツト置換はあるが、それ
は先行技術の置換装置１２では達成できないこと
がわかる。 第２図には、ビツト位置ｂ０またはｂ１のどち
らか一方のアドレス・ビツトの置換によつて、２
ビツト・エラー条件を除去できる、第１図のメモ
リ中のビツトの別の置換様式を示してある。第２
表の列の上の星印は、第２図で使用したビツトｂ
０の入力ビツト順列を識別し、列の下の星印は、
第２図で使用したビツトｂ１の入力ビツト順列を
識別する。本発明によれば、アドレスビツトをこ
れらの星印で識別された順列に置換する、ビツト
置換装置がもたらされる。第３図に示すように、
置換ビツトＫ５はアドレス・ビツトＡ４と関数Ｆ
＝A3A4の間の選択を行い、置換ビツトＫ４は、
アドレス・ビツトＡ３と関数Ｆ＝A3A4の間の
選択を行う。置換ビツトＫ３は、ビツトＡ３とＡ
４をスワツプする。置換ビツトＫ２は、排他的
OR回路６２および６４への入力であり、置換ベ
クトルＫ１は、排他的OR回路６６への入力であ
る。第３表は、第１図の解読器１０のような解読
器への入力Ａ３およびＡ４に対する置換ベクトル
の効果を図示したものである。この表からわかる
ように、第３図の解読器は、第２表の全てのビツ
ト順列を生成する。
論理がもたらされる。この論理は、第１表に列挙
した2n個以上の入力組合せが可能である。これを
実現するため、１個のアドレス・ビツトを別のも
ので修正すること、ｎ個以上の置換ビツトを使用
すること、アドレス・ビツト位置をスワツプする
ことを含む、多数の置換技術を単独でまたは組み
合わせて使用する。 従つて、本発明の目的は、メモリ・ワード中の
ビツトをスワツプして訂正不能なエラーを訂正可
能なエラー状態に変えるための、新しい置換装置
をもたらすことである。 本発明の他の目的は、ビツトをスワツプして、
アドレス・ビツトの置換のより多くの組合せを、
入力解読器に与えることである。 本発明の他の目的は、障害ビツトの分散および
累積を同時に行わしめることができる、置換装置
をもたらすことである。 〔詳細な説明〕 第１図は先行技術による４ワード・メモリを示
し、このメモリでは１ワードを構成する72個の各
ビツト位置がそれぞれ異なる２ビツト解読器１０
によつてアクセスされる。メモリ・アドレス・レ
ジスタによつて、同じアドレス・ビツトＣ０およ
びＣ１が、各ビツト位置ｂ０〜ｂ７１に与えられ
る。しかし、任意のビツト位置の解読器１０にア
クセスするために使用される実際のアドレス・ビ
ツトＣ０′およびＣ１′は、置換論理１２に与えら
れる置換ビツトＺ０およびＺ１にも依存する。置
換論理１２中の排他的OR回路１６は、アドレ
ス・ビツトＣ０またはＣ１の一方および置換ビツ
トＺ０またはＺ１の一方を入力として受け取り、
Ｃ０′またはＣ１′を出力として出す。もし置換ビ
ツトＺ０およびＺ１が共にゼロであれば、アクセ
スされた記憶セルの物理アドレスと論理アドレス
は等しい。一方、もし置換ビツトＺ０またはＺ１
の一方または両方がゼロでなければ、アクセスさ
れたビツトの物理アドレスと論理アドレスは異な
る。 説明の都合上、Ｚ０とＺ１が第１図のメモリ中
の全てのビツト位置に対してゼロであると仮定す
る。図示の如く、このメモリのワード線００は、
ビツト位置ｂ０およびｂ１の両方に障害ビツトを
含み、ワード線１０はビツト位置ｂ０に障害ビツ
トを含み、そしてワード線１１はビツト位置ｂ１
に障害ビツトを含む。もしビツト位置ｂ０及びｂ
１だけが障害ビツトを含むメモリ中のビツト位置
であれば、ビツト位置ｂ０またはｂ１において00
ワード中のビツトを01ワードとスワツプすると、
メモリ中の４ワード全てを１エラー訂正／２エラ
ー検出（SEC／DED）コードで訂正できる。 ブロツク１８は、先行技術の置換装置１２を用
いたビツト位置ｂ１に対する、可能な全ての置換
を示す。図示の如く、ワード位置00および01のビ
ツトをスワツプすれば、ワード線００中の２ビツ
ト・エラー条件を除去できる。これは、ブロツク
１８の列１８Ａに示すように、Ｚ０を０にし且つ
Ｚ１を１にすることによつて行われる。 しかし、このＺ０とＺ１の組合せは、ビツト10
と11をもスワツプして、ワード線１０中に２ビツ
ト・エラー条件を導入することに注意すべきであ
る。実際には、Ｚ０とＺ１の可能などの組合せに
よつても他のワードに多重ビツト・エラー条件を
導入することなしに、ワード線１０中のエラーは
除去されない。ビツト装置ｂ０中の置換ビツトに
よるＣ０とＣ１の可能な置換についても同じこと
がいえる。事実、両方のビツト位置を同時に置換
したとしても、多重ビツト・エラー条件を除去で
きるような、置換ビツトＺ０およびＺ１の２組の
組合せを得ることはできない。従つて、２ビツ
ト・エラーを除去するビツト置換はあるが、それ
は先行技術の置換装置１２では達成できないこと
がわかる。 第２図には、ビツト位置ｂ０またはｂ１のどち
らか一方のアドレス・ビツトの置換によつて、２
ビツト・エラー条件を除去できる、第１図のメモ
リ中のビツトの別の置換様式を示してある。第２
表の列の上の星印は、第２図で使用したビツトｂ
０の入力ビツト順列を識別し、列の下の星印は、
第２図で使用したビツトｂ１の入力ビツト順列を
識別する。本発明によれば、アドレスビツトをこ
れらの星印で識別された順列に置換する、ビツト
置換装置がもたらされる。第３図に示すように、
置換ビツトＫ５はアドレス・ビツトＡ４と関数Ｆ
＝A3A4の間の選択を行い、置換ビツトＫ４は、
アドレス・ビツトＡ３と関数Ｆ＝A3A4の間の
選択を行う。置換ビツトＫ３は、ビツトＡ３とＡ
４をスワツプする。置換ビツトＫ２は、排他的
OR回路６２および６４への入力であり、置換ベ
クトルＫ１は、排他的OR回路６６への入力であ
る。第３表は、第１図の解読器１０のような解読
器への入力Ａ３およびＡ４に対する置換ベクトル
の効果を図示したものである。この表からわかる
ように、第３図の解読器は、第２表の全てのビツ
ト順列を生成する。
【表】
第３表中の置換ビツトの列上の星印は、それぞ
れ第２図に示したビツトｂ０に対するビツト順列
を得るために使用される１組の置換ビツトＫ４な
いしＫ０を識別し、置換ビツトの列とこれらの置
換ビツトによつて生成されるアドレス・ビツトの
順列の間の星印は、第２図に示したビツトｂ１に
対するビツト順列を得るために使用される、１組
の置換ビツトを識別するものである。本発明の置
換論理は使用可能なアドレス空間全体に障害を自
由に分散できることに加えて、ある種の障害をメ
モリの割振り解除された部分に移動させながら、
それと同時に他の障害をメモリの使用可能部分全
体に分散させることができる。このことは、第４
図によつて例証される。すなわち、第４図に示す
ように、各ビツト位置中の１つの障害は論理ワー
ドＷ／L11に移動され、そしてこのワードＷ／
L11は割振り解除されるか又は使用されない。残
りの障害は、メモリ中の他のどの論理ワードにも
２ビツトより多いエラー・ビツトが存在しないよ
うに、メモリ中の他の論理ワードに置かれる。こ
れにより、２エラー訂正／３エラー検出
（DEC／TED）コードによつてこれらのワード中
に置かれたデータを検出し訂正することが可能と
なる。 今までの説明で、図中のＸは１ビツトの障害を
表すものと仮定してきた。しかしながら、前掲の
米国特許出願に示されているように、複数の障害
をタイプ別に分類し且つメモリを複数のチツプ行
CRから構成するようにすれば、多数の半導体チ
ツプがメモリの各ビツト位置biにビツトを与え、
各チツプが多数のメモリ・ワードの同一のビツト
位置に対するビツトを含むようにすることができ
る。第５図を参照するに、図示された各ブロツク
は、メモリ中の多数のチツプを表す。任意のブロ
ツク中のF1は、チツプ全体が使用可能でないこ
とを示す（チツプ障害）。ブロツク中のF2は、チ
ツプ中のビツト列に障害があることを示し（ビツ
ト線障害）、F3はビツト行に障害があることを示
す（ワード線障害）。チツプ障害があると、その
F1は可能な場合、メモリ中のチツプ行CR11中に
置かれ、そしてこの行CR11は使用されない。残
りの障害はタイプによつてグループ化され、他の
論理アドレス空間中に置かれる。一番下の行に置
けなかつたチツプ障害は、行CR10中に置かれ、
ビツト線障害F2およびワード線障害F3をもつチ
ツプはそれぞれグループ化されて、異なる行CR
に入れられる。ここで、ビツト線障害およびワー
ド線障害は整列（align）しておらず、従つてメ
モリの上３行中の全てのワードは、１エラー訂
正／２エラー検出（SEC／DED）コードによつ
て訂正できるものと仮定されている。 第６図において、144ビツトのメモリー・ワー
ドは、16個のメモリ・カード４０の各々にそれぞ
れ８ビツト・バイトをもつ。各カード４０は256
個の64kビツト・チツプ４２を含み、これらのチ
ツプ４２は32行×８列のマトリクスに配列されて
いる。 論理的には、各カード４０上のチツプ行列は、
16行×８列の２つの区画からなつている。144ビ
ツトの論理ワードＮは、各カード４０の最初の区
画を構成するチツプ４２ａから８ビツトの配分を
受け取り、次の論理ワードＮ＋１は、各カード４
０の第２の区画を構成するチツプ４２ｂから８ビ
ツトの配分を受け取る。各カード４０内のチツプ
は５個のアドレス・ビツトＡ０〜Ａ４によつてア
ドレスされる。第１のアドレス・ビツトＡ０は、
チツプ４２の第１または第２の区画を選択する、
チツプ選択ビツトである。残りのアドレス・ビツ
トＡ１〜Ａ４は選択された区画の16行W0〜W15
のうちの１つを選択する。その他のアドレスビツ
トは、各チツプ４２上の64Kビツト位置のうちの
１つを選択する。かかるXY座標アクセス方式は
先行技術では、よく知られており、ここでは論じ
ないことにする。 障害の分散は、異なる２組の変換制御ビツトを
用いて、このメモリ中で実施される。第１組の８
変換ビツトP00〜P07は、所与のカード４０の同
じ行W0〜W15中の異なるチツプ４２中に整列さ
れた障害を分散させることを主目的として、変換
論理によつて使用される。この変換論理は、カー
ド内障害分散論理と呼ばれ、各チツプ列B0〜B7
中の１ビツト・ラツチ４４、２入力排他的ORゲ
ート４６および１ビツト解読回路４８からなつて
いる。当該カード４０上に整列した障害がある場
合、ある列中の第１の区画からのチツプ４２ａ
が、同じ列の第２の区画からのチツプ４２ｂとス
ワツプされる。８チツプ列の各々は、別々の置換
ビツトを受け取るので、それを個別にスワツプす
ることができる。従つて、列毎にアドレス空間を
２方向に写像することができる。もし所与のカー
ド４０が偶々３つの整列した障害を含んでいるな
らば、ここで述べた１ビツト・アドレス変換方式
は、１ビツト・エラーしか含まないワードを生成
するように、すべての障害の整列状態を解消する
ことはできない。しかしながら、３ビツト・エラ
ーを含むワードを２ビツト・エラーを含む１つの
ワードと１ビツト・エラーを含むもう１つのワー
ドに分割すれば、これらのワードを２エラー訂
正／３エラー検出（DED／TEC）コードによつ
て訂正することができる。 追加的な置換変換機能が、７ビツトから成る第
２組の置換ビツトによつて制御される置換装置５
０によつて、実施される。これは解読ビツトＡ１
ないしＡ４の27種類の変換を行うためである。置
換装置５０による変換が行われる場合、当該カー
ド４０上のチツプの論理アドレスが、16チツプの
行W0〜W15中で変更される。従つて、もし当該
カード４０が所与のチツプ行において何れかの区
画に２つの障害整列を含むならば、７つの変換制
御ビツトによるこの変換機能は、それらの整列を
解消することができない。しかし、これはカード
間の障害整列を除去するように機能し、この理由
でカード間又は行障害分散論理と呼ばれる。 第６図の置換装置５０を第７図により詳しく示
してある。第７図に示すように、ワード行W0〜
W15のうちの１つを選択するためのビツトＡ１〜
Ａ４は２つの置換論理５４および５６を通して供
給され、このうち前者の置換論理５４が４つの置
換ビツトＫ１，Ｋ２，Ｋ３，Ｋ４によつて制御さ
れるのに対し、後者の置換論理５６は３個の置換
ビツトＬ１，Ｌ２，Ｌ３によつて制御される。た
だし、第２組の置換ビツトＬ１，Ｌ２，Ｌ３は２
個のアドレス・ビツトＡ３およびＡ４を解読する
ことによつて選択される、４つの組のうちの１つ
である。解読ビツトＡ３およびＡ４は解読器５８
に送られ、該解読器はこれに応じて置換論理５６
中に送るべき３置換ビツトの異なる組の内容を、
シフト・レジスタ６０から選択する。このシフ
ト・レジスタ６０は、４組の置換ビツトＬ１，Ｌ
２，Ｌ３を含んでいる。ビツトＡ３とＡ４の異な
る各組合せが、シフト・レジスタ６０を構成する
３ラツチの異なる組の出力ゲートにゲート信号を
与える。その結果、解読器５２の16本の線が、そ
れぞれ４本ずつの４つの象限〜に分割され
る。象限の選択はアドレス・ビツトＡ３およびＡ
４によつて制御され、一方、象限内の特定の線
は、アドレス・ビツトＡ１およびＡ２によつて選
択される。 置換論理５４は、基本的にはＫ５＝０とした第
３図の置換装置である。下表は、Ｋ４＝１の場合
であり、その条件下で解読器５２への入力Ａ４お
よびＡ３に対する置換ベクトルの効果を例示する
ためのものである。解読入力の各組の下にあるロ
ーマ数字は、その入力によつて選択される象限を
示す。
れ第２図に示したビツトｂ０に対するビツト順列
を得るために使用される１組の置換ビツトＫ４な
いしＫ０を識別し、置換ビツトの列とこれらの置
換ビツトによつて生成されるアドレス・ビツトの
順列の間の星印は、第２図に示したビツトｂ１に
対するビツト順列を得るために使用される、１組
の置換ビツトを識別するものである。本発明の置
換論理は使用可能なアドレス空間全体に障害を自
由に分散できることに加えて、ある種の障害をメ
モリの割振り解除された部分に移動させながら、
それと同時に他の障害をメモリの使用可能部分全
体に分散させることができる。このことは、第４
図によつて例証される。すなわち、第４図に示す
ように、各ビツト位置中の１つの障害は論理ワー
ドＷ／L11に移動され、そしてこのワードＷ／
L11は割振り解除されるか又は使用されない。残
りの障害は、メモリ中の他のどの論理ワードにも
２ビツトより多いエラー・ビツトが存在しないよ
うに、メモリ中の他の論理ワードに置かれる。こ
れにより、２エラー訂正／３エラー検出
（DEC／TED）コードによつてこれらのワード中
に置かれたデータを検出し訂正することが可能と
なる。 今までの説明で、図中のＸは１ビツトの障害を
表すものと仮定してきた。しかしながら、前掲の
米国特許出願に示されているように、複数の障害
をタイプ別に分類し且つメモリを複数のチツプ行
CRから構成するようにすれば、多数の半導体チ
ツプがメモリの各ビツト位置biにビツトを与え、
各チツプが多数のメモリ・ワードの同一のビツト
位置に対するビツトを含むようにすることができ
る。第５図を参照するに、図示された各ブロツク
は、メモリ中の多数のチツプを表す。任意のブロ
ツク中のF1は、チツプ全体が使用可能でないこ
とを示す（チツプ障害）。ブロツク中のF2は、チ
ツプ中のビツト列に障害があることを示し（ビツ
ト線障害）、F3はビツト行に障害があることを示
す（ワード線障害）。チツプ障害があると、その
F1は可能な場合、メモリ中のチツプ行CR11中に
置かれ、そしてこの行CR11は使用されない。残
りの障害はタイプによつてグループ化され、他の
論理アドレス空間中に置かれる。一番下の行に置
けなかつたチツプ障害は、行CR10中に置かれ、
ビツト線障害F2およびワード線障害F3をもつチ
ツプはそれぞれグループ化されて、異なる行CR
に入れられる。ここで、ビツト線障害およびワー
ド線障害は整列（align）しておらず、従つてメ
モリの上３行中の全てのワードは、１エラー訂
正／２エラー検出（SEC／DED）コードによつ
て訂正できるものと仮定されている。 第６図において、144ビツトのメモリー・ワー
ドは、16個のメモリ・カード４０の各々にそれぞ
れ８ビツト・バイトをもつ。各カード４０は256
個の64kビツト・チツプ４２を含み、これらのチ
ツプ４２は32行×８列のマトリクスに配列されて
いる。 論理的には、各カード４０上のチツプ行列は、
16行×８列の２つの区画からなつている。144ビ
ツトの論理ワードＮは、各カード４０の最初の区
画を構成するチツプ４２ａから８ビツトの配分を
受け取り、次の論理ワードＮ＋１は、各カード４
０の第２の区画を構成するチツプ４２ｂから８ビ
ツトの配分を受け取る。各カード４０内のチツプ
は５個のアドレス・ビツトＡ０〜Ａ４によつてア
ドレスされる。第１のアドレス・ビツトＡ０は、
チツプ４２の第１または第２の区画を選択する、
チツプ選択ビツトである。残りのアドレス・ビツ
トＡ１〜Ａ４は選択された区画の16行W0〜W15
のうちの１つを選択する。その他のアドレスビツ
トは、各チツプ４２上の64Kビツト位置のうちの
１つを選択する。かかるXY座標アクセス方式は
先行技術では、よく知られており、ここでは論じ
ないことにする。 障害の分散は、異なる２組の変換制御ビツトを
用いて、このメモリ中で実施される。第１組の８
変換ビツトP00〜P07は、所与のカード４０の同
じ行W0〜W15中の異なるチツプ４２中に整列さ
れた障害を分散させることを主目的として、変換
論理によつて使用される。この変換論理は、カー
ド内障害分散論理と呼ばれ、各チツプ列B0〜B7
中の１ビツト・ラツチ４４、２入力排他的ORゲ
ート４６および１ビツト解読回路４８からなつて
いる。当該カード４０上に整列した障害がある場
合、ある列中の第１の区画からのチツプ４２ａ
が、同じ列の第２の区画からのチツプ４２ｂとス
ワツプされる。８チツプ列の各々は、別々の置換
ビツトを受け取るので、それを個別にスワツプす
ることができる。従つて、列毎にアドレス空間を
２方向に写像することができる。もし所与のカー
ド４０が偶々３つの整列した障害を含んでいるな
らば、ここで述べた１ビツト・アドレス変換方式
は、１ビツト・エラーしか含まないワードを生成
するように、すべての障害の整列状態を解消する
ことはできない。しかしながら、３ビツト・エラ
ーを含むワードを２ビツト・エラーを含む１つの
ワードと１ビツト・エラーを含むもう１つのワー
ドに分割すれば、これらのワードを２エラー訂
正／３エラー検出（DED／TEC）コードによつ
て訂正することができる。 追加的な置換変換機能が、７ビツトから成る第
２組の置換ビツトによつて制御される置換装置５
０によつて、実施される。これは解読ビツトＡ１
ないしＡ４の27種類の変換を行うためである。置
換装置５０による変換が行われる場合、当該カー
ド４０上のチツプの論理アドレスが、16チツプの
行W0〜W15中で変更される。従つて、もし当該
カード４０が所与のチツプ行において何れかの区
画に２つの障害整列を含むならば、７つの変換制
御ビツトによるこの変換機能は、それらの整列を
解消することができない。しかし、これはカード
間の障害整列を除去するように機能し、この理由
でカード間又は行障害分散論理と呼ばれる。 第６図の置換装置５０を第７図により詳しく示
してある。第７図に示すように、ワード行W0〜
W15のうちの１つを選択するためのビツトＡ１〜
Ａ４は２つの置換論理５４および５６を通して供
給され、このうち前者の置換論理５４が４つの置
換ビツトＫ１，Ｋ２，Ｋ３，Ｋ４によつて制御さ
れるのに対し、後者の置換論理５６は３個の置換
ビツトＬ１，Ｌ２，Ｌ３によつて制御される。た
だし、第２組の置換ビツトＬ１，Ｌ２，Ｌ３は２
個のアドレス・ビツトＡ３およびＡ４を解読する
ことによつて選択される、４つの組のうちの１つ
である。解読ビツトＡ３およびＡ４は解読器５８
に送られ、該解読器はこれに応じて置換論理５６
中に送るべき３置換ビツトの異なる組の内容を、
シフト・レジスタ６０から選択する。このシフ
ト・レジスタ６０は、４組の置換ビツトＬ１，Ｌ
２，Ｌ３を含んでいる。ビツトＡ３とＡ４の異な
る各組合せが、シフト・レジスタ６０を構成する
３ラツチの異なる組の出力ゲートにゲート信号を
与える。その結果、解読器５２の16本の線が、そ
れぞれ４本ずつの４つの象限〜に分割され
る。象限の選択はアドレス・ビツトＡ３およびＡ
４によつて制御され、一方、象限内の特定の線
は、アドレス・ビツトＡ１およびＡ２によつて選
択される。 置換論理５４は、基本的にはＫ５＝０とした第
３図の置換装置である。下表は、Ｋ４＝１の場合
であり、その条件下で解読器５２への入力Ａ４お
よびＡ３に対する置換ベクトルの効果を例示する
ためのものである。解読入力の各組の下にあるロ
ーマ数字は、その入力によつて選択される象限を
示す。
【表】
第８図に示すように、置換論理５６は、基本的
には第２図の置換方式をＫ５＝０、Ｋ４＝０と単
純化したものである。置換論理５６中で、置換ビ
ツトＬ３は、解読ビツトＡ１およびＡ２への入力
接続を逆転することができる。置換ビツトＬ２
は、排他的OR回路７２および７４への入力であ
り、置換ビツトＬ１は、排他的OR回路７６への
入力である。解読入力Ａ１およびＡ２に対する置
換ビツトの様々な効果が次表に示してある。10進
数は、そのすぐ上の解読入力によつて各象限内で
選択されるビツト線を示している。解読器５８
は、記憶されている置換ビツトのどの組が置換論
理５６に印加されるかを認識することを銘記しな
ければならない。
には第２図の置換方式をＫ５＝０、Ｋ４＝０と単
純化したものである。置換論理５６中で、置換ビ
ツトＬ３は、解読ビツトＡ１およびＡ２への入力
接続を逆転することができる。置換ビツトＬ２
は、排他的OR回路７２および７４への入力であ
り、置換ビツトＬ１は、排他的OR回路７６への
入力である。解読入力Ａ１およびＡ２に対する置
換ビツトの様々な効果が次表に示してある。10進
数は、そのすぐ上の解読入力によつて各象限内で
選択されるビツト線を示している。解読器５８
は、記憶されている置換ビツトのどの組が置換論
理５６に印加されるかを認識することを銘記しな
ければならない。
【表】
【表】
第２図および第８図で論理回路のあるものは、
単極単投スイツチとして図示してある。第２図お
よび第８図に示したこれらのスイツチの各々は実
際には第９図に示した論理回路である。これは、
所期の置換を実施するため、アドレス・ビツト
AiおよびAi＋１の２つおよび置換ビツトKiまた
はLiのうちの１つを受け取る。
単極単投スイツチとして図示してある。第２図お
よび第８図に示したこれらのスイツチの各々は実
際には第９図に示した論理回路である。これは、
所期の置換を実施するため、アドレス・ビツト
AiおよびAi＋１の２つおよび置換ビツトKiまた
はLiのうちの１つを受け取る。
第１図は、先行技術の置換論理を用いたメモリ
の概略図、第２図は、本発明の置換論理を用いた
場合に第１図のメモリ中の障害がどのように置換
されるかということを例示する概略図、第３図
は、本発明に従つた置換論理を示す回路図、第４
図は、メモリ中の障害を分散させ且つそれと同時
に割振りを解除するための、第３図の置換論理の
使用例を示す概略図、第５図は、エラーの型式に
よつて類別されたメモリ中の障害を分散させ且つ
それと同時に割振りを解除するための、第３図の
置換論理の使用例を示す概略図、第６図は、本発
明に従つた置換論理を用いたメモリのブロツク
図、第７図は第３図のメモリで使用される置換論
理のブロツク図、第８図は、第７図で使用される
置換論理の一部を示す回路図、第９図は、第３図
および第８図でスイツチとして表わされている論
理素子の論理図である。
の概略図、第２図は、本発明の置換論理を用いた
場合に第１図のメモリ中の障害がどのように置換
されるかということを例示する概略図、第３図
は、本発明に従つた置換論理を示す回路図、第４
図は、メモリ中の障害を分散させ且つそれと同時
に割振りを解除するための、第３図の置換論理の
使用例を示す概略図、第５図は、エラーの型式に
よつて類別されたメモリ中の障害を分散させ且つ
それと同時に割振りを解除するための、第３図の
置換論理の使用例を示す概略図、第６図は、本発
明に従つた置換論理を用いたメモリのブロツク
図、第７図は第３図のメモリで使用される置換論
理のブロツク図、第８図は、第７図で使用される
置換論理の一部を示す回路図、第９図は、第３図
および第８図でスイツチとして表わされている論
理素子の論理図である。
Claims (1)
- 【特許請求の範囲】 １ 各論理データ・ワードを構成する複数のビツ
ト位置がそれぞれ同一の論理アドレスによつてア
クセスされるように編成されたメモリに付随し
て、該メモリ中の障害ビツトを複数の論理デー
タ・ワード間に分配するように選択された置換ビ
ツトに基き前記論理アドレスのＮ論理アドレス・
ビツトを所与のデータ・ビツトをアクセスするた
めの物理アドレスのＮ物理アドレス・ビツトへ変
換する置換手段を設けることにより、前記メモリ
を保護するエラー訂正手段では訂正することがで
きない論理データ・ワード中のエラー条件を除去
するようにしたメモリ・システムであつて： 前記Ｎ物理アドレス・ビツトを2N個の位置へ解
読するための解読手段と、 Ｎビツトより多い置換ビツトを供給するための
置換ビツト手段と、 前記Ｎ論理アドレス・ビツト及び前記Ｎビツト
より多い置換ビツトに応答して、前記Ｎ論理アド
レス・ビツトの2N個より多い可能な順列のうち任
意の１つを前記Ｎ物理アドレス・ビツトとして前
記解読手段へ与えるための置換手段とを備えて成
る、メモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US381266 | 1982-05-24 | ||
| US06/381,266 US4489403A (en) | 1982-05-24 | 1982-05-24 | Fault alignment control system and circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206000A JPS58206000A (ja) | 1983-12-01 |
| JPS6326419B2 true JPS6326419B2 (ja) | 1988-05-30 |
Family
ID=23504357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074197A Granted JPS58206000A (ja) | 1982-05-24 | 1983-04-28 | メモリ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4489403A (ja) |
| EP (1) | EP0095028B1 (ja) |
| JP (1) | JPS58206000A (ja) |
| DE (1) | DE3380370D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943967A (en) * | 1982-02-15 | 1990-07-24 | Hitachi, Ltd. | Semiconductor memory with an improved dummy cell arrangement and with a built-in error correction code circuit |
| US5177743A (en) * | 1982-02-15 | 1993-01-05 | Hitachi, Ltd. | Semiconductor memory |
| US4534029A (en) * | 1983-03-24 | 1985-08-06 | International Business Machines Corporation | Fault alignment control system and circuits |
| US4584682A (en) * | 1983-09-02 | 1986-04-22 | International Business Machines Corporation | Reconfigurable memory using both address permutation and spare memory elements |
| US4729119A (en) * | 1984-05-21 | 1988-03-01 | General Computer Corporation | Apparatus and methods for processing data through a random access memory system |
| US4653050A (en) * | 1984-12-03 | 1987-03-24 | Trw Inc. | Fault-tolerant memory system |
| US4719459A (en) * | 1986-03-06 | 1988-01-12 | Grumman Aerospace Corporation | Signal distribution system switching module |
| JPH0760413B2 (ja) * | 1989-05-12 | 1995-06-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリ・システム |
| USH1176H (en) | 1989-08-30 | 1993-04-06 | Cray Research, Inc. | Bit dispersement method for enhanced SEC-DED error detection and correction in multi-bit memory devices |
| AT395596B (de) * | 1991-06-20 | 1993-01-25 | Immuno Ag | Verfahren zur herstellung von aktiviertem protein c |
| US5892775A (en) * | 1995-12-27 | 1999-04-06 | Lucent Technologies Inc. | Method and apparatus for providing error-tolerant storage of information |
| US5809043A (en) * | 1996-10-08 | 1998-09-15 | Ericsson Inc. | Method and apparatus for decoding block codes |
| US6678836B2 (en) * | 2001-01-19 | 2004-01-13 | Honeywell International, Inc. | Simple fault tolerance for memory |
| US6766433B2 (en) * | 2001-09-21 | 2004-07-20 | Freescale Semiconductor, Inc. | System having user programmable addressing modes and method therefor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3644902A (en) * | 1970-05-18 | 1972-02-22 | Ibm | Memory with reconfiguration to avoid uncorrectable errors |
| US3897626A (en) * | 1971-06-25 | 1975-08-05 | Ibm | Method of manufacturing a full capacity monolithic memory utilizing defective storage cells |
| US3781826A (en) * | 1971-11-15 | 1973-12-25 | Ibm | Monolithic memory utilizing defective storage cells |
| US3812336A (en) * | 1972-12-18 | 1974-05-21 | Ibm | Dynamic address translation scheme using orthogonal squares |
| JPS52124826A (en) * | 1976-04-12 | 1977-10-20 | Fujitsu Ltd | Memory unit |
| JPS5332A (en) * | 1976-06-23 | 1978-01-05 | Fujitsu Ltd | Memory redundance system |
-
1982
- 1982-05-24 US US06/381,266 patent/US4489403A/en not_active Expired - Lifetime
-
1983
- 1983-03-25 DE DE8383102956T patent/DE3380370D1/de not_active Expired
- 1983-03-25 EP EP83102956A patent/EP0095028B1/en not_active Expired
- 1983-04-28 JP JP58074197A patent/JPS58206000A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58206000A (ja) | 1983-12-01 |
| EP0095028A3 (en) | 1987-01-14 |
| EP0095028A2 (en) | 1983-11-30 |
| DE3380370D1 (en) | 1989-09-14 |
| EP0095028B1 (en) | 1989-08-09 |
| US4489403A (en) | 1984-12-18 |
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