JPS61150042A - シングルチツプマイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、接続される外部装置に対してこの外部装置
と同期をとるためのタイミング信号を出力する外部出力
用端子を備えたシングルチップマイクロコンピュータ（
以下、マイコンと称す）に関するものである。

〔従来の技術〕

この種の、マイコンは、一般的にマイコン内部の機能を
テストするためのテストモードと、マイコンとしての通
常動作を行なうためのシングルチップモードとを有し、
テストモードにおいて、外部装置によって内部機能がテ
ストされるため、マイコンと外部装置との同期をとる必
要があり、マイコンにて用いられているタイミング信号
と同期したタイミング信号を出力するための外部出力用
端子がマイコンに設けられているものである。

第４図はこの種従来のマイコンを示す要部ブロック図で
あり、図において、（１）はシングルチップモードとテ
ストモードの２つのモードを有し、シングルチップモー
ドの時Ｇこは°ゝＬ９．信号を、テストモードの時には
°゛Ｈ２，Ｈ２，信号信号（２）として出力するモード
設定回路、（３）は第１のタイミング信号（４）を出力
するタイミング信号発生回路、（５）は命令を記憶して
おく記憶回路、（６）は第１のモードとしてテストモー
ドを第２のモードとしてシングルチップモードを有し、
上記モード信号（２）によってモードを選択し、上記第
１のタイミング信号（４）に基づいた演算動作をして処
理信号（８）を出力する演算動作部、　　（９ａ）（９
ｂ）（９ｃ）は、この演算動作部（６）からの処理信号
（８）を入力としてそれをラッチした後外部に出力し、
或いは外部からの命令信号αＱを入力としてそれを原算
動作部（６）に出力する複数の入出カポ−）、（１１）
は、上記第１のタイミング信号（４）を入力とし、この
第１のタイミング信号（４）と同期したタイミング信号
時を出力するタイミング信号出力部、Ｑ３はこのタイミ
ング出力部ａυに設けられ、テストモードの際に外部装
置が接続される外部出力用端子である。

上記タイミング信号出力回路圓は第５図に示すように入
力インバータα弔と出力インバータ（至）とを２段接続
したものから構成されており、入力インバータαΦに上
記第１のタイミング信号（４）が入力され、出力インバ
ータ（至）から第１のタイミング信号（４）と同期した
タイミング信号（２）が出力されるものである。そして
上記入力インバータα弔はソースが電源に、ゲートがタ
イミング信号発生回路（３）に各々接続されたＰチャネ
ルＭＯ８ＦＥＴｇｌ１９とソースが接地電位に、ゲート
が発振回路（３）にドレインがＰチャンネルＭＯ８ＦＥ
Ｔｑ６のドレインに各々接続されたｎチャンネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔｑηとからなり。

また上記出力インバータα均は、ソースが電源に。

ゲートがＭＯＳＦＥＴ（Ｌ６とＭＯ８ＦＥＴａηとの接
続点に、ドレインが外部出力用端子（至）に接続された
抵抗のＰチャンネルＭＯ８ＦＥＴＱｌ１９とソースが接
地電位に、ゲートがＭＯＳＦＥＴ（１１１９とＭＯ８Ｆ
ＥＴａηとの接続点に、ドレインが外部出力用端子備に
接続された低抵抗のｎチャンネルＭＯ８ＦＥＴＱ９とか
らなるものである。

上記の様に構成されたマイコンはモード設定回路（１）
がシングルチップモードに設定されているとき、演算動
作部（６）にはＩｔ　Ｌ　ｎのモード信号（２）が入力
されるものであり、マイコンとしての通常動作が行なわ
れるものである。つまり演算動作部（６）では記憶回路
（５ンからの命令信号（７）を入力する状態となる。次
をここの命令信号（７）を演算動作部（６）に入力する
と、演算動作部（６）からは３個の入出力ポート（ｓａ
）（ｓｂ）（ｓｃ）　＋こ対して第６図に示すような処
理信号（８）を出力し、３個の入出力ポート（９ａ）（
９ｂ）（９ｃ）を入力ポート又は出力ポートのいづれか
に設定する。この様にして設定が終ると次に外部から入
力ポートを介して命令信号ＱＯが演算動作部（６）に入
力され、一方では演算動作部（６）から出力ポートを介
して、上記入力ポートまたは出力ポートを設定する処理
信号（８）とは別の処理信号（８ンが外部へ出力される
ものである。

また、モード設定回路（１）がテストモードに設定され
ているとき、演算処理回路（６）には°′Ｈ９，のモー
ド信号（２）が入力されるものであり、これによって演
算動作部（６）では記憶回路（５）からの命令信号（７
）の内部ＲＯＭの入力を禁止し、マイコンの内部機能が
テストされることになる。この時、外部装置は外部出力
用端子備に接続されてマイコンと同期がとられるととも
に入出力ポート（９ａ）（９ｂ）（９ｃ）を接続され、
マイコンと外部装置との間で信号のやりとりが行なわれ
ることになる。次にこの命令信号（５）を演算動作部（
６）に入力すると、演算動作部（６）からは８個の入出
力ポート（９ａ）（９ｂ）（９ｃ）を入力ポート又は出
力ポートのいづれかに設定する処理信号（８ンが出力さ
れる。この時、上記の様にテストモードに於ては記憶回
路（５）からの命令信号（７）の内部ＲＯＭの入力が禁
止されているから、この内部ＲＯＭからの命令信号をこ
代替する命令信号を外部から入力しなければならない。

そこで第７図に示す様に第１のタイミング信号（４）に
同期したタイミング信号が”ＨＩ、レベルの期間には、
外部に・取り付けたＲＯＭの電位ビットをアドレスする
ための処理信号（至）が演算動作部（６）から入出力ポ
ート（９ａ）に出力され＊　”　Ｌ　＋＋レベルの期間
には入力ポート又は出力ポートのいづれかに設定する処
理信号（８）が出力される。また、第１のタイミング信
の期間には外部をと取り付けたＲＯＭの本位ビットをア
ドレスするための処理信号（８）が演算動作部（６）か
ら入出カポ−）−（９ｂ）に出力され＊　”　Ｌ　１１
レベルの期間には入力ポート又は出力ポートのいづれか
に設定する処理信号（８）が出力される。そして。

更に入出力ポート（９Ｃ）には、タイミング信号□□□
がｌＬ　Ｈ、、レベルの期間には入力ポート又は出力ポ
ートのいづれかに設定する処理信号（８）が出力され、
ＩＴ　Ｌ　ｕレベルの期間には、上記内部ＲＯＭからの
命令信号に代替して内部機能をテストするための命令信
号が入力されるものである。従って上記の様なタイミン
グで入出カポ−）　（９ａ）（９ｂ）（９ｃ）に対し、
命令信号（１Ｇを外部から入力するため、或いは演算処
理回路（６）から正確な処理信号（８）が出力されてい
るか否かをテストするためには、上記タイミング信号（
ロ）が必要となるものである。

〔発明が解決しようとする問題点〕

この様に構成されたマイコンにあっては、テストモード
等の第１モードの際に外部装置と同期をとるために必要
とされるタイミング信号を外部装置用端子に常【こ出力
しているものである。

従って、外部装置用端子からのタイミング信号が使われ
ないシングルチップモード等の第２のモードをこおいて
も、出力用インバータ（至）を構成するＭＯＳＦＥＴ（
ト）ＵＳが交互に導通状態になっているために、それに
よるノイズの影響を受けやすいという問題点を有すると
ともをζ低消費電力化を阻害しているものであった。

この発明はかかる問題点を解決するためになされたもの
で、シングルチップモード等の第２０モードに於て、テ
ストモード等の第１のモードに必要とされる外部出力用
端子に於けるタイミング信号の発生を阻止し、ノイズの
影響がなくかつ消費電力の削減を図れるシングルチップ
マイコンを得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るシングルチップマイコンは、第１のモー
ドの時には第１レベルとなり第２モードの時には第２レ
ベルとなると第１のタイミング信号とが入力されるゲー
ト回路とにのゲート回路に接続されゲート回路からの第
２のタイミング信号を入力して第３タイミング信号を出
力する第１及び第２トランジスタからなる出力回路部と
を設けたものであり、上記ゲート回路は切替信号が第１
レベルである時には第１のタイミング信号と同期した第
２のタイミング信号を出力するととも餐こ。

第２レベルである時には常に一定電位を出力するものと
し、上記出力回路部は上記ゲート回路からの出力を受け
このゲート回路からの出力が上記第２のタイミング信号
の時、この第２のタイミング信号（ζ応じて上記第１ト
ランジスタと第２トランジスタが交互Ｇこ導通して第３
のタイミング信号を出力し、上記ゲート回路からの出力
が一定電位の時、上記第１のトランジスタと第２のトラ
ンジスタの少なくとも一方が常に非導通状態となるもの
としたものである。

〔作用〕

この発明においては切換信号がテストモード等の第１レ
ベルである時は、ゲート回路及び出力回路部を介して外
部出力端子にタイミング信号をこ同期した第８のタイミ
ング信号が出力され、シングルチップモード等の第２モ
ードの時、ゲート回路から一定電位が出力され、出力回
路部ではこれを受けて第１トランジスタと第２トランジ
スタのうちの一方が常に非導通状態となる。

〔実施例〕

第１図は、この発明の一実施例を示すブロック図であり
、（１）〜ＱＯ及びα４は上記従来のものと全く同一の
ものである。■はタイミング信号発生回路（３）からの
第１のタイミング信号（４）とモード設定回路（１）か
らのモード信号（２）からなる切替信号Ｉ２υとを入力
とし、モード信号（２）がテストモードを意味する＋ｔ
　Ｍ　ｎの信号であるときには第１のタイミング信号（
４）に同期した第３のタイミング信号四を出力するタイ
ミング信号出力回路であり、このタイミング信号出力回
路■は第２図に示すようにＮＡＮＤ回路からなるゲート
回路部とインバータからなる出力回路部（至）とを２段
接続したものである。そしてこのゲート回路（至）はソ
ースが電源にゲートがタイミング信号発生回路（３）に
ドレインが出力回路部（至）に接続されたＰチャンネル
ＭＯＳ　Ｆ　Ｅ　Ｔ＠！９と。

ソースが電源にゲートがモード設定回路（５）にドレイ
ンが出力回路部（至）に接続されたＰチャンネルＭＯ８
ＦＥ’ｆ’（至）と、ゲートがタイミング信号発生回路
（３）Ｉこドレインが上記ＭＯ８ＦＥＴ（至）（ホ）の
ドレインに接続されたｎチャンネルＩＣ）ＳＦＥＴ（財
）と、ソースが接地電位にゲートがモード設定回路（５
）にり、出力回路部（ハ）はソースが電源曇こゲートが
ゲーＦＥＴｇＩ）との接続点にドレインが外部出力用端
子α３に接続された低抵抗ＰチャンネルＭＯ８Ｌ’ＥＴ
からなる第１トランジスタ翰と、ソースが接地電位にゲ
ートがゲート回路（ハ）の出力端にドレ゛インが゛外部
出力用端子曽に接続された低抵抗のｎチャンネルＭＯ８
ＦＥＴからなる第２トランジスタｑとからなるものであ
る。

上記の様に構成されたシングルチップマイコンのタイミ
ング信号出力回路部をこ於ては第３図に示す様な信号形
態を示すものであり、モード設定回路（１）から第１モ
ードであるテストモードを意味する第１レベルとして°
５Ｈ２，のモード信号（２）が出力されている時、この
モード信号（２）と第１のタイミング信号（４）とによ
ってゲート回路（ホ）からは第１のタイミング信号（４
）と同期した第２のタイミング信号（８１ａ）が出力さ
れ、次Ｇここの第２のタイミング信号（８１ａ）を受け
た出力回路部（至）によって更に反転され、第１のタイ
ミング信号（４）と同期した第３のタイミング信号（２
２Ｂ）が出力される。そしてモード設定回路（１）から
第２モードであるシングルチップモードを意味する第２
レベルとして°°Ｌ２．のモード信号（２）が出力され
ている時、このモード信号（２）によってゲート回路−
からは常に１′Ｈ９，の一定電位想が出力され、これが
出力回路部Ｈｔこよって反転されて外部出力用端子（至
）からは常に°′Ｌ、。

の一定電位（２２ａ）が出力される。

従って、外部出力用端子（至）に外部装置が接続される
テストモードに於ては第１のタイミング信号（４）と同
期した第３のタイミング信号（２２＆）が外部出力用端
子α１から出力され、シングルチップモードに於ては第
１のタイミング信号（４）がタイミング信号出力回路（
１）に入力されても第１トランジスタのＰチャンネルＭ
Ｏ８ＦＥＴ翰が常に非導通状態となり第２トランジスタ
のｎチャンネルＭＯ８ＦＥＴ（１が常（ζ非導通である
からこのタイミング信号出力回路部からは常に′Ｌ９．
の一定電位（２２ｂ）が出力されるものである。

その結果、テストモード等の第１モードにおいては外部
出力用端子（２）にタイミング信号（８１ａ）が現われ
るとともにシングルチップ等の第２モードをこおいては
出力回路部（ハ）及びゲート回路部からは周期的な信号
が出力されないため、ノイズの発生がなくなるとともに
ゲート回路部における消費電力がほとんどなく低消費電
力化が図れるものである。しかもゲート回路（至）を４
個のＭＯＳ）ランジスタからなるＮＡＮＤ回路で構成で
きるとともに出力回路部（ハ）を第１および第２トラン
ジスタ翰■からなるインバータで構成できるため、少な
いトランジスタ数でしかも容易にでき、これによってチ
ップ面積が増大することはほとんどないものである。

なお、上記実施例に於ては、タイミング信号出力回路（
財）に於るゲート回路部をＮＡＮＤ回路とし。

出力回路部（財）をインバータとしたがそれに限られる
ものではない。

また、上記実施例に於てはゲート回路（財）に入力する
切替信号ｅυとしてモード設定回路（１）から出力され
るモード信号を用いたが、これに限られるものではなく
、第１モードの時には第１レベルとなリ、第２モードの
時には第２レベルとなるものであれば良いものであり、
また、第１モードをテストモードの場合だけについて説
明したが、これに限られるものではなく、例えばメモリ
拡張モードとしても良いものである。

更に上記実施例に於ては、出力回路部（ハ）に於る第１
及び第２トランジスタ＠（１）をゲート回路からの出力
が一定電位の時、第１トランジスタ四が非導通状態で第
２トランジスタ（７）が導通となるようにしたが、第１
トランジスタ四が導通状態で第２トランジスタ（７）が
非導通となるようにしても良く。

また、第１トランジスタ翰と第２トランジスタ（至）の
両方が非導通となるようにしても良いものである。

〔発明の効果〕

この発明は以上説明した様に、第１のモードの時には第
１レベルとなり第２モードの時には第２レベルとなる切
替信号と第１のタイミング信号とを入力するゲート回路
と、このゲート回路に接続されゲート回路からのタイミ
ング信号を入力して第３タイミング信号を出力する低抵
抗の第１及び第２トランジスタからなる出力回路部とか
らなるものとし、上記ゲート回路は切替信号が第１レベ
ルである時には第１のタイミング信号と同期した第２の
タイミング信号を出力するとともに、第２レベルである
時には常に一定電位出力するものとし、上記出力回路部
は第１トランジスタと第２トランジスタを直列に接続し
、この接続する点に外部出力用端子を設けてなり、上記
ゲート回路からの出力を受けこのゲート回路からの出力
が上記第２のタイミング信号の時、この第２のタイミン
グ信号に応じて上記第１トランジスタと第２トランジス
タが交互に導通して第８のタイミング信号を出力し、上
記ゲート回路からの出力が一定電位の時２上記第１のト
ランジスタと第２のトランジスタの少なくとも一方が常
に非導通状態となるものとしたので、第２のモードに於
るタイミング出力端子からのノイズの発生を削除し、も
って信頼性が向上するという効果があり、更に消費電力
も削減できるという効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２
図は、この発明のタイミング出力端子を示す回路図、第
３図はタイミング出力端子に於るクロック信号１周波数
信号、論理信号及びタイミング信号図、第４図は従来の
シングルチップマイコンを示すブロック図、第５図はこ
の従来のシングルチップマイコンのタイミング出力端子
を示す回路図、第６図は第２のモードに於る演算処理回
路からの処理信号図とタイミング信号図、第７図は第１
のモードに於る演算処理回路からの処理信号図とタイミ
ング信号図である。 図において、（４）は第１のクロック信号、α４は外部
出力用端子、ｃＡはタイミング信号出力回路、　ｅｌ！
１）は切替信号、（２２＆）は第３のタイミング信号。 （２２ｂ）は一定電位の出力、（ハ）はゲート回路、（
ハ）は出力回路部、　（ａＯａ）は第２のタイミング信
号である。 なお、各図中同一符号は同一または相当部分を示すもの
である。

Claims (2)

【特許請求の範囲】
1. （１）少なくとも第１モード及び第２モードを有し第１
   のタイミング信号に基づいて演算動作する演算動作部、
   上記第１モードの時には第１レベルとなり第２モードの
   時には第２レベルとなる切替信号と上記第１のタイミン
   グ信号とを受け、この切替信号が第１レベルの時に上記
   第１のタイミング信号に同期した第２のタイミング信号
   を出力するとともに、第２レベルの時は一定電位を出力
   するゲート回路、直列接続された第１及び第２トランジ
   スタとこれら第１及び第２トランジスタの接続点に接続
   され、外部装置が接続される外部出力用端子を有し、上
   記ゲート回路からの第２のタイミング信号を受けると上
   記第１トランジスタと第２トランジスタが交互に導通し
   て上記第２のタイミング信号に同期した第３のタイミン
   グ信号を上記外部出力用端子に出力し、上記ゲート回路
   からの一定電位を受けると、上記第１トランジスタと第
   ２トランジスタのうちの一方が常に非導通状態となる出
   力回路部を備えたシングルチップマイクロコンピュータ
   。
2. （２）ゲート回路はＮＡＮＤ回路であり、出力回路部に
   おける第１及び第２トランジスタはインバータを構成し
   ていることを特徴とする特許請求の範囲第１項記載のマ
   イクロコンピュータ。