JPH02174417A - Ｄ形フリップフロップ回路 - Google Patents
Ｄ形フリップフロップ回路Info
- Publication number
- JPH02174417A JPH02174417A JP63330121A JP33012188A JPH02174417A JP H02174417 A JPH02174417 A JP H02174417A JP 63330121 A JP63330121 A JP 63330121A JP 33012188 A JP33012188 A JP 33012188A JP H02174417 A JPH02174417 A JP H02174417A
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- JP
- Japan
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- gate
- clock
- test
- clock signal
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- Granted
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- 238000012360 testing method Methods 0.000 claims abstract description 21
- 239000013256 coordination polymer Substances 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体集積回路に関し、特にマスタースレーブ
方式によるＣＭＯＳのＤ形フリップフロップ回路に関す
る俸 〔従来の技術〕 従来、この種のＣＭＯＳのＤ形フリップフロップ回路は
、反転したクロック信号で導通する第１のトランスファ
ーゲートと、この第１のトランスファーゲートの出力に
接続された第１のインバータとで構成されたマスタ一部
と、さらにマスタ一部の出力である第１のインバータの
出力に接続され、正転のクロック信号で導通する第２の
トランスファーゲートと、この第２のトランスファーゲ
ートの出力に接続された第２のインバータとで構成され
るスレーブ部とを有している。クロック信号の立ち上が
りでマスタ一部は第１のトランスファーゲートの入力で
あるデータ信号をラッチし、スレーブ部のその信号を送
出し、一方、スレーブ部はクロック信号の立ち上がりで
マスタ一部より送られたデータ信号を外部へ送出し、ク
ロック信号の立ち下がりでその信号をラッチする。
方式によるＣＭＯＳのＤ形フリップフロップ回路に関す
る俸 〔従来の技術〕 従来、この種のＣＭＯＳのＤ形フリップフロップ回路は
、反転したクロック信号で導通する第１のトランスファ
ーゲートと、この第１のトランスファーゲートの出力に
接続された第１のインバータとで構成されたマスタ一部
と、さらにマスタ一部の出力である第１のインバータの
出力に接続され、正転のクロック信号で導通する第２の
トランスファーゲートと、この第２のトランスファーゲ
ートの出力に接続された第２のインバータとで構成され
るスレーブ部とを有している。クロック信号の立ち上が
りでマスタ一部は第１のトランスファーゲートの入力で
あるデータ信号をラッチし、スレーブ部のその信号を送
出し、一方、スレーブ部はクロック信号の立ち上がりで
マスタ一部より送られたデータ信号を外部へ送出し、ク
ロック信号の立ち下がりでその信号をラッチする。
上述した従来のＤ形フリップフロップ回路はりロック信
号が動作しないとデータ信号を送ることができないため
、このＤ形フリップフロップ回路がタンデムに接続され
ている場合、テスト時においてデータ信号を外部へ出力
するためには、クロック信号を何度も入力しなければな
らず時間がかかるという欠点がある。
号が動作しないとデータ信号を送ることができないため
、このＤ形フリップフロップ回路がタンデムに接続され
ている場合、テスト時においてデータ信号を外部へ出力
するためには、クロック信号を何度も入力しなければな
らず時間がかかるという欠点がある。
本発明の目的は前記課題を解決したＤ形フリップフロッ
プ回路を提供することにある。
プ回路を提供することにある。
前記目的を達成するため１本発明はマスタースレーブ方
式のＣＭＯ５のＤ形フリップフロップ回路において、ク
ロックの反転信号で導通するトランスファーゲートを構
成するＮチャネルトランジスタのゲートにテスト信号の
反転信号とクロック信号のＮＡＮＤを取った信号を接続
し、Ｐチャネルトランジスタのゲートにクロック信号の
反転信号とテスト信号のＮＯＲを取った信号を接続し、
さらにクロック信号で導通するトランスファーゲートを
構成するＮチャネルトランジスタのゲートにクロック信
号を接続し、Ｐチャネルトランジスタのゲートにクロッ
ク信号の反転信号を接続したものである。
式のＣＭＯ５のＤ形フリップフロップ回路において、ク
ロックの反転信号で導通するトランスファーゲートを構
成するＮチャネルトランジスタのゲートにテスト信号の
反転信号とクロック信号のＮＡＮＤを取った信号を接続
し、Ｐチャネルトランジスタのゲートにクロック信号の
反転信号とテスト信号のＮＯＲを取った信号を接続し、
さらにクロック信号で導通するトランスファーゲートを
構成するＮチャネルトランジスタのゲートにクロック信
号を接続し、Ｐチャネルトランジスタのゲートにクロッ
ク信号の反転信号を接続したものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１図にお
いて、トランスファーゲート１，３はＰチャネルトラン
ジスタとＮチャネルトランジスタとの組合せで構成され
る。トランスファーゲートｌの入力はデータ信号７に接
続され、Ｎチャネルトランジスタ、Ｐチャネルトランジ
スタのゲート入力はそれぞれテスト信号９の反転信号と
クロック信号のＮＡＮＤの出力ＣＮＢ １６と、クロッ
ク信号１０の反転出力とテスト信号９のＮＯＲの出力Ｃ
ＰＢ１８とに接続されている。トランスファーゲート１
とこの出力に接続されたインバータ２とによりこのＤ形
フリップフロップ回路のマスタ一部５が構成される。
いて、トランスファーゲート１，３はＰチャネルトラン
ジスタとＮチャネルトランジスタとの組合せで構成され
る。トランスファーゲートｌの入力はデータ信号７に接
続され、Ｎチャネルトランジスタ、Ｐチャネルトランジ
スタのゲート入力はそれぞれテスト信号９の反転信号と
クロック信号のＮＡＮＤの出力ＣＮＢ １６と、クロッ
ク信号１０の反転出力とテスト信号９のＮＯＲの出力Ｃ
ＰＢ１８とに接続されている。トランスファーゲート１
とこの出力に接続されたインバータ２とによりこのＤ形
フリップフロップ回路のマスタ一部５が構成される。
一方、スレーブ部６はトランスファーゲート３とこれに
接続されたインバータ４とで構成され、トランスファー
ゲート３の入力はマスタ一部５の出力であるインバータ
２の出力に接続されている。
接続されたインバータ４とで構成され、トランスファー
ゲート３の入力はマスタ一部５の出力であるインバータ
２の出力に接続されている。
トランスファーゲート３のＮチャネルトランジスタのゲ
ート入力はクロック信号１０と同一信号ＣＮ１５に接続
され、Ｐチャネルトランジスタのゲート入力はクロック
信号ｌＯをインバータ１３により反転したＣＰ倍信号ク
ロック反転信号）１７に接続されている。
ート入力はクロック信号１０と同一信号ＣＮ１５に接続
され、Ｐチャネルトランジスタのゲート入力はクロック
信号ｌＯをインバータ１３により反転したＣＰ倍信号ク
ロック反転信号）１７に接続されている。
テスト信号がＬＯｌｄのとき、上述した本発明のＤ形フ
リップフロップ回路は、従来のＤ形フリップフロップ回
路と同様の動作を行い、クロック信号１０の立ち上がり
によりマスタ一部５はデータ信号７をラッチし、そのデ
ータをスレーブ部６へ次のクロック信号１０の立ち上が
りにより転送する。
リップフロップ回路は、従来のＤ形フリップフロップ回
路と同様の動作を行い、クロック信号１０の立ち上がり
によりマスタ一部５はデータ信号７をラッチし、そのデ
ータをスレーブ部６へ次のクロック信号１０の立ち上が
りにより転送する。
一方、スレーブ部６はマスタ一部５の出力を出力８へ出
し、クロック信号の立ち上がりよってラッチする。
し、クロック信号の立ち上がりよってラッチする。
次にテスト信号９を）ｌｉｇｈとしてテストモードにし
たとき、クロック信号１０を）ｌｉｇｈとすれば、ＣＮ
信号１５．ＣＮＢ信号１６はＨｉ ｇ ｈとなり、ｃｐ
信号１７． ＣＰＢ信号（クロック反転信号）１８はと
もにＬＯＷとなるため、トランスファーゲート１及び３
は導通となり、データ信号７はそのままデータ出力８へ
送られる。
たとき、クロック信号１０を）ｌｉｇｈとすれば、ＣＮ
信号１５．ＣＮＢ信号１６はＨｉ ｇ ｈとなり、ｃｐ
信号１７． ＣＰＢ信号（クロック反転信号）１８はと
もにＬＯＷとなるため、トランスファーゲート１及び３
は導通となり、データ信号７はそのままデータ出力８へ
送られる。
以上説明したように本発明は、テストモード時にデータ
信号をラッチしないようにテスト時にはクロック信号を
トランスファーゲートのＮチャネルトランジスタのゲー
トにはＨｉｇｈレベルの信号として入力させ、Ｐチャネ
ルトランジスタのゲートにはし０Ｉｌｌレベルの信号を
印加するように回路を変更することにより、テスト時の
クロック信号をほとんど動作させなくてもＤ形フリップ
フロップ間のゲートがテスト可能となるため、テスト時
間を短縮できるという効果がある。
信号をラッチしないようにテスト時にはクロック信号を
トランスファーゲートのＮチャネルトランジスタのゲー
トにはＨｉｇｈレベルの信号として入力させ、Ｐチャネ
ルトランジスタのゲートにはし０Ｉｌｌレベルの信号を
印加するように回路を変更することにより、テスト時の
クロック信号をほとんど動作させなくてもＤ形フリップ
フロップ間のゲートがテスト可能となるため、テスト時
間を短縮できるという効果がある。
第１図は本発明のＤ形フリップフロップを示す回路図で
ある。 １．３・・・トランスファーゲート ２．４，１１．１３・・・インバータ ５・・・マス
タ一部６・・・スレーブ部 ７・・・データ信
号８・・・Ｄ形フリップフロップ出力 ９・・・テスト信号 １０・・・クロック信
号１２・・・ＮＡＮＤ １４・・・Ｎ
０Ｒ１７・・・クロック反転信号
ある。 １．３・・・トランスファーゲート ２．４，１１．１３・・・インバータ ５・・・マス
タ一部６・・・スレーブ部 ７・・・データ信
号８・・・Ｄ形フリップフロップ出力 ９・・・テスト信号 １０・・・クロック信
号１２・・・ＮＡＮＤ １４・・・Ｎ
０Ｒ１７・・・クロック反転信号
Claims (1)
- （１）マスタースレーブ方式のＣＭＯＳのＤ形フリップ
フロップ回路において、クロックの反転信号で導通する
トランスファーゲートを構成するＮチャネルトランジス
タのゲートにテスト信号の反転信号とクロック信号のＮ
ＡＮＤを取った信号を接続し、Ｐチャネルトランジスタ
のゲートにクロック信号の反転信号とテスト信号のＮＯ
Ｒを取った信号を接続し、さらにクロック信号で導通す
るトランスファーゲートを構成するＮチャネルトランジ
スタのゲートにクロック信号を接続し、Ｐチャネルトラ
ンジスタのゲートにクロック信号の反転信号を接続した
ことを特徴とするＤ形フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330121A JP2797355B2 (ja) | 1988-12-27 | 1988-12-27 | Ｄ形フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330121A JP2797355B2 (ja) | 1988-12-27 | 1988-12-27 | Ｄ形フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02174417A true JPH02174417A (ja) | 1990-07-05 |
| JP2797355B2 JP2797355B2 (ja) | 1998-09-17 |
Family
ID=18229037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330121A Expired - Lifetime JP2797355B2 (ja) | 1988-12-27 | 1988-12-27 | Ｄ形フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797355B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7296203B2 (en) * | 2005-10-11 | 2007-11-13 | Advantest Corporation | Test apparatus, program and recording medium |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63279614A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | 論理集積回路 |
-
1988
- 1988-12-27 JP JP63330121A patent/JP2797355B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63279614A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | 論理集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7296203B2 (en) * | 2005-10-11 | 2007-11-13 | Advantest Corporation | Test apparatus, program and recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2797355B2 (ja) | 1998-09-17 |
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