JPS61150232A - 半導体集積回路の入出力回路 - Google Patents
半導体集積回路の入出力回路Info
- Publication number
- JPS61150232A JPS61150232A JP59277098A JP27709884A JPS61150232A JP S61150232 A JPS61150232 A JP S61150232A JP 59277098 A JP59277098 A JP 59277098A JP 27709884 A JP27709884 A JP 27709884A JP S61150232 A JPS61150232 A JP S61150232A
- Authority
- JP
- Japan
- Prior art keywords
- input
- run
- channel type
- circuit
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路、特にゲートアレー〇入出力回
路に関するものである。
路に関するものである。
従来の技術
従来、ＭＯ８ＬＳＩの入出力回路では、第３図に示すよ
うに入力電位を保持するためにＭＯＳ）ランリスタを使
ったプルアップ抵抗やプルダウン抵抗が利用されていた
。第３図で１は電源ライン、２はグランドライン、３は
入力パッド、４，５゜−ベージ ６はＭＯＳ）ランリスタである。
うに入力電位を保持するためにＭＯＳ）ランリスタを使
ったプルアップ抵抗やプルダウン抵抗が利用されていた
。第３図で１は電源ライン、２はグランドライン、３は
入力パッド、４，５゜−ベージ ６はＭＯＳ）ランリスタである。
特にＣＭＯＳゲートアレーの入出力回路には第４図に示
すようにあらかじめ１対のＰチャネル形とＮチャネル形
ＭＯ３トランジスタロ、７が形成され、プルアップする
かプルダウンするかは金属配線で選択可能になっていた
（第４図では、プルダウンした場合を示す。）。
すようにあらかじめ１対のＰチャネル形とＮチャネル形
ＭＯ３トランジスタロ、７が形成され、プルアップする
かプルダウンするかは金属配線で選択可能になっていた
（第４図では、プルダウンした場合を示す。）。
発明が解決しようとする問題点
しかし、このような回路構成ではＭＯＳ）ランリスタの
サイズは一定であシ、抵抗値は一通如しか得られない。
サイズは一定であシ、抵抗値は一通如しか得られない。
従って、オープンコレクタ形のＴＴＬ回路から入力を印
加する場合のプルアップ抵抗値（数にΩ）とピンがオー
プン状態でも入力電位を固定するだめの抵抗値（数百に
Ω）とでは、抵抗値に大きな差があるため両者を同時に
満足させることはできなかった。そのだめ抵抗をＬＳＩ
の外部に付加することが行なわれていたが、部品点数が
増えコストアップになっていた。
加する場合のプルアップ抵抗値（数にΩ）とピンがオー
プン状態でも入力電位を固定するだめの抵抗値（数百に
Ω）とでは、抵抗値に大きな差があるため両者を同時に
満足させることはできなかった。そのだめ抵抗をＬＳＩ
の外部に付加することが行なわれていたが、部品点数が
増えコストアップになっていた。
問題点を解決するだめの手段
本発明は前記問題点を解決するために、異なる３、、、
、− 導電型を有する複数個のＭＯＳトランジスタを配置し、
それらを選択的に組み合せて所望の抵抗値を実現しよう
とするものである。
、− 導電型を有する複数個のＭＯＳトランジスタを配置し、
それらを選択的に組み合せて所望の抵抗値を実現しよう
とするものである。
作用
本発明は上記手段により、複数個のＭＯＳ）ランジヌタ
を直列もしくは並列に配線接続できるため、プルアップ
もしくはプルダウン抵抗の値を用途にあわせて選択でき
る。
を直列もしくは並列に配線接続できるため、プルアップ
もしくはプルダウン抵抗の値を用途にあわせて選択でき
る。
実施例
第１図は本発明の入出力回路の一実施例を示す回路図で
ある。第１図において、１１は電源ライン、１２はグラ
ンドライン、１３は入力パットであって、ＣＭＯＳイン
バータを形成するＰチャネル形ＭＯ３）ランジヌタ１４
とＮチャネル形ＭＯＳトランジスタ１５とのゲート電極
に配線１６でもって接続されている。この入力インバー
タ回路には、トランジスタサイズの異なるＰチャネル形
ＭＯ８）ランジヌタ１７，１８．１９およびＮチャネル
形ＭＯ８）ランリスタ２０，２１．２２が設けられてい
る。トランジスタサイズが異なるのでＯＮ抵抗値の異々
るものが得られる。第１図の場合、３つのＰチャネル形
ＭＯ８）ランリスタ１７゜’ １８．１９を直列に接
続し、ゲート電極を共通に接地してＭＯＳ ）ラン２７
２１個で構成する場合より高い抵抗値を有するプルアン
プ抵抗素子を実現している。直列に接続する個数は、ゲ
ートアレーの場合は金属配線によって自由に選択可能で
あり、低抵抗から高抵抗に至る抵抗素子が得られる。
ある。第１図において、１１は電源ライン、１２はグラ
ンドライン、１３は入力パットであって、ＣＭＯＳイン
バータを形成するＰチャネル形ＭＯ３）ランジヌタ１４
とＮチャネル形ＭＯＳトランジスタ１５とのゲート電極
に配線１６でもって接続されている。この入力インバー
タ回路には、トランジスタサイズの異なるＰチャネル形
ＭＯ８）ランジヌタ１７，１８．１９およびＮチャネル
形ＭＯ８）ランリスタ２０，２１．２２が設けられてい
る。トランジスタサイズが異なるのでＯＮ抵抗値の異々
るものが得られる。第１図の場合、３つのＰチャネル形
ＭＯ８）ランリスタ１７゜’ １８．１９を直列に接
続し、ゲート電極を共通に接地してＭＯＳ ）ラン２７
２１個で構成する場合より高い抵抗値を有するプルアン
プ抵抗素子を実現している。直列に接続する個数は、ゲ
ートアレーの場合は金属配線によって自由に選択可能で
あり、低抵抗から高抵抗に至る抵抗素子が得られる。
このことは、Ｎチャネル形ＭＯ８）ランリスタ２０．２
１．２２を直列に接続して、プルダウン抵抗素子を実現
する場合も、同様のことが言える。
１．２２を直列に接続して、プルダウン抵抗素子を実現
する場合も、同様のことが言える。
第２図は本発明の他の実施例であり、０ＭＯ８入力イン
バータにＰチャネル形ＭＯ３）ランリスタ２４．２５と
Ｎチャネル形ＭＯ８２６，２７で形成される３ステート
出力バツフアが付加された入出力回路を示す。ここで、
プルアップ抵抗素子を実現するために、Ｐチャネル形Ｍ
Ｏ８）ランリスタ１８．１９を並列接続し、ゲート電極
を共通に接地して、低抵抗値を得ている。並列接続する
トランジスタの個数と組合せを変えれば様々な低５ 、
＜−、。
バータにＰチャネル形ＭＯ３）ランリスタ２４．２５と
Ｎチャネル形ＭＯ８２６，２７で形成される３ステート
出力バツフアが付加された入出力回路を示す。ここで、
プルアップ抵抗素子を実現するために、Ｐチャネル形Ｍ
Ｏ８）ランリスタ１８．１９を並列接続し、ゲート電極
を共通に接地して、低抵抗値を得ている。並列接続する
トランジスタの個数と組合せを変えれば様々な低５ 、
＜−、。
抵抗値を実現しうる。一方、プルダウン抵抗素子を低抵
抗で実現する場合にも、同様にＮチャネル形ＭＯ８）ラ
ンリスタ２０，２１．２２を選択的に並列接続すれば良
い。
抗で実現する場合にも、同様にＮチャネル形ＭＯ８）ラ
ンリスタ２０，２１．２２を選択的に並列接続すれば良
い。
抵抗素子を実現するものとしては、ＭＯＳトランジスタ
を使った場合を説明しだが、これは拡散抵抗または多結
晶シリコン抵抗で置き換えられることは言うまでもない
。
を使った場合を説明しだが、これは拡散抵抗または多結
晶シリコン抵抗で置き換えられることは言うまでもない
。
発明の効果
以上のように、本発明は複数個のＭＯＳ）ランリスタを
ゲートアレーの入出力回路に設けることにより、プルア
ップまたはプルダウンするだめの抵抗素子を前記ＭＯ８
）ランリスタを選択的に直列または並列に接続して、広
範囲の抵抗値を実現できる用途の広い入出力回路を提供
するものである。
ゲートアレーの入出力回路に設けることにより、プルア
ップまたはプルダウンするだめの抵抗素子を前記ＭＯ８
）ランリスタを選択的に直列または並列に接続して、広
範囲の抵抗値を実現できる用途の広い入出力回路を提供
するものである。
第１図は本発明の一実施例における入出力回路を示す回
路図、第２図は本発明の他の実施例の入出力回路を示す
回路図、第３図および第４図は従６、−４ 来の入出力回路の回路図である。 １１・・・・・・電源ライン、１２・・・・・・グラン
ドライン、１３・・・・・・入出力パッド、１７〜１９
・・・・・・Ｐチャネル形ＭＯ３）ランリスタ、２０〜
２２・・・・・・Ｎチャネル形ＭＯ８）ランリスタ。
路図、第２図は本発明の他の実施例の入出力回路を示す
回路図、第３図および第４図は従６、−４ 来の入出力回路の回路図である。 １１・・・・・・電源ライン、１２・・・・・・グラン
ドライン、１３・・・・・・入出力パッド、１７〜１９
・・・・・・Ｐチャネル形ＭＯ３）ランリスタ、２０〜
２２・・・・・・Ｎチャネル形ＭＯ８）ランリスタ。
Claims (1)
- 異なる導電型を有するＭＯＳトランジスタ、拡散抵抗、
多結晶シリコン抵抗のうちの１つを配線部材として複数
個用い、前記複数の配線部材を直列もしくは並列に組合
せて、入力、出力、入出力のいずれかの端子に接続配線
してなる半導体集積回路の入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277098A JPS61150232A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路の入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277098A JPS61150232A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路の入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150232A true JPS61150232A (ja) | 1986-07-08 |
Family
ID=17578746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277098A Pending JPS61150232A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路の入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150232A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224434A (ja) * | 1985-03-29 | 1986-10-06 | Fujitsu Ltd | マスタスライス方式の半導体装置 |
| JPS63205928A (ja) * | 1987-02-23 | 1988-08-25 | Toshiba Corp | 絶縁ゲ−ト型セミカスタム集積回路 |
| JPH0377351A (ja) * | 1989-08-19 | 1991-04-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| EP2242096A3 (en) * | 2009-04-17 | 2013-07-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
-
1984
- 1984-12-24 JP JP59277098A patent/JPS61150232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224434A (ja) * | 1985-03-29 | 1986-10-06 | Fujitsu Ltd | マスタスライス方式の半導体装置 |
| JPS63205928A (ja) * | 1987-02-23 | 1988-08-25 | Toshiba Corp | 絶縁ゲ−ト型セミカスタム集積回路 |
| JPH0377351A (ja) * | 1989-08-19 | 1991-04-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| EP2242096A3 (en) * | 2009-04-17 | 2013-07-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| JPS5964927A (ja) | トライステ−ト回路要素 | |
| JPS63131721A (ja) | 高速ｃｍｏｓ駆動回路 | |
| JPH01117518A (ja) | 半導体装置の出力回路 | |
| JPS61150232A (ja) | 半導体集積回路の入出力回路 | |
| JPS5842659B2 (ja) | トランジスタカイロ | |
| JPH0514174A (ja) | レベルシフタ回路 | |
| TWI666636B (zh) | 單端讀取電路 | |
| US20240259022A1 (en) | Logic gate circuit, latch, and flip-flop | |
| JPS61294929A (ja) | 半導体集積回路装置 | |
| JPH0767069B2 (ja) | 集積回路装置 | |
| JP2885617B2 (ja) | 半導体集積回路装置 | |
| JPH02285714A (ja) | 半導体集積回路 | |
| JPS6094740A (ja) | マスタ−スライスｉｃ | |
| JPH0231896B2 (ja) | ||
| JPH07167919A (ja) | 半導体装置 | |
| JPH0396117A (ja) | 半導体装置 | |
| JPS5847323A (ja) | ヒステリシス回路 | |
| JPS6249440A (ja) | キヤリ生成回路 | |
| JPH04343111A (ja) | 中間レベル生成回路 | |
| JPS5979632A (ja) | ラツチ回路 | |
| JPH04108218A (ja) | 論理回路 | |
| JPH0541494A (ja) | 半導体集積回路 | |
| JPH06104337A (ja) | 半導体装置 | |
| JPH0334366A (ja) | Ｃｍｏｓ回路 |