JPS61152122A - 負荷駆動用ｆｅｔ駆動回路 - Google Patents
負荷駆動用ｆｅｔ駆動回路Info
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- JPS61152122A JPS61152122A JP59281426A JP28142684A JPS61152122A JP S61152122 A JPS61152122 A JP S61152122A JP 59281426 A JP59281426 A JP 59281426A JP 28142684 A JP28142684 A JP 28142684A JP S61152122 A JPS61152122 A JP S61152122A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数ビットの負荷駆動用ＦＥＴをそれぞれ
駆動する複数ビットの駆動回路を有する負荷駆動用ＦＦ
ｔＴ駆動回路に関する。
駆動する複数ビットの駆動回路を有する負荷駆動用ＦＦ
ｔＴ駆動回路に関する。
この種の負荷駆動用ＦＥＴ駆動回路は、例えばプリンタ
用のサーマルヘッド駆動用のＭＯ８−ＩＣ に用いられ
るがｉこのサーマルヘッド駆動用ＭＯＳ−ＩＣ！におい
て，回路は、ロジック回路，駆動回路そしてオーブンド
レインの出力ＮチャンネルＦＥＴ （電界効果トランジ
スタ）とで構成され、ロジック回路と駆動回路は、電源
電圧５ｖで使用されるものが多い。また、出力Ｎチャン
ネルＦＥＴのドレインは、印字用の抵抗を介して高電圧
電源（例えば２４ｖ）Ｋ接続される。この場合、出力Ｎ
チャンネルＦＥＴのゲート電圧は， ５Ｖで駆動され、
ドレイ／には、この駆動電圧に応じた出力電流が得られ
ることになる。
用のサーマルヘッド駆動用のＭＯ８−ＩＣ に用いられ
るがｉこのサーマルヘッド駆動用ＭＯＳ−ＩＣ！におい
て，回路は、ロジック回路，駆動回路そしてオーブンド
レインの出力ＮチャンネルＦＥＴ （電界効果トランジ
スタ）とで構成され、ロジック回路と駆動回路は、電源
電圧５ｖで使用されるものが多い。また、出力Ｎチャン
ネルＦＥＴのドレインは、印字用の抵抗を介して高電圧
電源（例えば２４ｖ）Ｋ接続される。この場合、出力Ｎ
チャンネルＦＥＴのゲート電圧は， ５Ｖで駆動され、
ドレイ／には、この駆動電圧に応じた出力電流が得られ
ることになる。
次に従来例を説明し、大電流化に対する問題点を指摘す
る。牙３図は、従来例を示す回路図であリ、図において
、オｌの電源ｌ（電圧をＶＤＩとする）に接続されるロ
ジック回路２）前記ロジック回路２からの各出力ピッ）
Ｋ対応し九それぞれのデータ信号（瓢鍜１輛象も％錫、
１きを受けて作１動ｆｂ ＣＭＯＢインバータよりなる
駆動回路３−１〜３− ｎが設けられ、全ビットの駆動
回路の電源は、前記第１の電源１に接続される。そして
、駆動回路３−１〜３− ｎの出力信号をゲートで受け
て駆動される出力ＮチャンネルＦＥＴ ４−１〜４−ｎ
のドレインは、外付の発熱抵抗５−１〜５− ｎを介し
て牙２の電源６に接続される。
る。牙３図は、従来例を示す回路図であリ、図において
、オｌの電源ｌ（電圧をＶＤＩとする）に接続されるロ
ジック回路２）前記ロジック回路２からの各出力ピッ）
Ｋ対応し九それぞれのデータ信号（瓢鍜１輛象も％錫、
１きを受けて作１動ｆｂ ＣＭＯＢインバータよりなる
駆動回路３−１〜３− ｎが設けられ、全ビットの駆動
回路の電源は、前記第１の電源１に接続される。そして
、駆動回路３−１〜３− ｎの出力信号をゲートで受け
て駆動される出力ＮチャンネルＦＥＴ ４−１〜４−ｎ
のドレインは、外付の発熱抵抗５−１〜５− ｎを介し
て牙２の電源６に接続される。
この回路の動作は、ロジック回路２からのデータ信号で
各ビットの駆動回路３−１〜３− ｎを介してそれぞれ
に対応する出力にチャンネルＦｊＫＴ ４−１〜４−
ｎを０ＮＫＬ、発熱抵抗５−１〜５− ｎに電流を流し
、このときの発熱を利用して感熱紙に印字するものであ
る。ビット数ｎは、３２あるいは６４が用いられている
。
各ビットの駆動回路３−１〜３− ｎを介してそれぞれ
に対応する出力にチャンネルＦｊＫＴ ４−１〜４−
ｎを０ＮＫＬ、発熱抵抗５−１〜５− ｎに電流を流し
、このときの発熱を利用して感熱紙に印字するものであ
る。ビット数ｎは、３２あるいは６４が用いられている
。
この例では、前にも述べたように１出力ＮチヤンネルＦ
ＥＴの駆動電源として５ｖを使用している。
ＥＴの駆動電源として５ｖを使用している。
このため、上記出力ＮチャンネルＦＥＴの出力電流を増
やしたいとの要求に対しては、出力ＮチャンネルＦ！！
！Ｔのチャンネル幅Ｗを増加しなければならない。そう
するとチップサイズが大きくなってコストアップになる
という問題がある。
やしたいとの要求に対しては、出力ＮチャンネルＦ！！
！Ｔのチャンネル幅Ｗを増加しなければならない。そう
するとチップサイズが大きくなってコストアップになる
という問題がある。
この発明は、大電流化に対し、出力ＮチャンネルＦｌ！
ｉＴのサイズを増大することなく、シかも、出力Ｎチャ
ンネルＦＫＴの駆動回路電源（高い電圧にする）および
駆動回路の変更に伴う消費電流の増加を抑えることがで
きる負荷駆動用ＦＥＴ駆動回路を提供することを目的と
する。
ｉＴのサイズを増大することなく、シかも、出力Ｎチャ
ンネルＦＫＴの駆動回路電源（高い電圧にする）および
駆動回路の変更に伴う消費電流の増加を抑えることがで
きる負荷駆動用ＦＥＴ駆動回路を提供することを目的と
する。
この発明は、ロジック回路により制御されて複数ビット
の負荷駆動用ＦＥＴをそれぞれ駆動する複数ビットの駆
動回路を有するＦＦ１Ｔ駆動回路において、前記ロジッ
ク回路により制御されるスイツチー回路を設け、該スイ
ツチー回路を介して前記駆動回路に前記ロジック回路よ
り高い電源電圧を供給するようＫすることによって、負
荷駆動用ＦＴ！、Ｔの高電圧駆動を可能にして負荷の大
電流化を図不と共に１負荷を駆動しないときには、スイ
ツチー回路のＯＦＰ Ｋより駆動回路への給電をしゃ断
して消費電流を少な七しようとするものである。
の負荷駆動用ＦＥＴをそれぞれ駆動する複数ビットの駆
動回路を有するＦＦ１Ｔ駆動回路において、前記ロジッ
ク回路により制御されるスイツチー回路を設け、該スイ
ツチー回路を介して前記駆動回路に前記ロジック回路よ
り高い電源電圧を供給するようＫすることによって、負
荷駆動用ＦＴ！、Ｔの高電圧駆動を可能にして負荷の大
電流化を図不と共に１負荷を駆動しないときには、スイ
ツチー回路のＯＦＰ Ｋより駆動回路への給電をしゃ断
して消費電流を少な七しようとするものである。
第４図は、一般的なＮチャンネルＦＦ１Ｔの特性を示す
図であり、ゲート電圧Ｖ、を大きくするとドレイン電流
よりが大きくなることを示している。この発明において
も駆動能力を上げるため、駆動回路の電源をロジック回
路の電源とは別に設ける方式第１図は、この発明の実施
例を示す回路図であり、Ｎ基板において、オｌの電源１
（電源電圧をＶＤＩとする）に接続されるロジック回路
２と前記ロジック回路２からのコントロール信号をゲー
トで受けて駆動されるＮチャンネルＦｌｌｉＴ ９のド
レイ／は、負荷抵抗日の一方に接続され、前記負荷抵抗
８の他方は、第２の電源フ（電源電圧をＶＤ２とする）
に接続される。
図であり、ゲート電圧Ｖ、を大きくするとドレイン電流
よりが大きくなることを示している。この発明において
も駆動能力を上げるため、駆動回路の電源をロジック回
路の電源とは別に設ける方式第１図は、この発明の実施
例を示す回路図であり、Ｎ基板において、オｌの電源１
（電源電圧をＶＤＩとする）に接続されるロジック回路
２と前記ロジック回路２からのコントロール信号をゲー
トで受けて駆動されるＮチャンネルＦｌｌｉＴ ９のド
レイ／は、負荷抵抗日の一方に接続され、前記負荷抵抗
８の他方は、第２の電源フ（電源電圧をＶＤ２とする）
に接続される。
前記ＮチャンネルＦＥＴ ９のドレインと負荷抵抗８と
の接続点からスイツチー用ＮチャンネルＦＩＣＴ１５の
ゲートに接続される。さらＫ、前記にチャンネルＦＦ１
Ｔ １５のドレインは、前記第２の電源フに接続され、
同ソースから各ビットの駆動回路へ電圧。
の接続点からスイツチー用ＮチャンネルＦＩＣＴ１５の
ゲートに接続される。さらＫ、前記にチャンネルＦＦ１
Ｔ １５のドレインは、前記第２の電源フに接続され、
同ソースから各ビットの駆動回路へ電圧。
電流が一括供給される。
次に、前記ロジック回路２からの並列ｎビットデータ信
号出力のうち、１ビツト目のデータ信号出力は、１−ビ
ット目の駆動用ＮチャンネルＦＥＴｌ０−１のゲートに
入力され、前記ＮチャンネルＦＦｌ’ｌ’１０−１のド
レインは、抵抗１１−１の一方に接続されるとともに、
出力ＮチャンネルＦＥｊＴ４−１のゲートにも接続され
る。前記抵抗１１−１の他方は、前記スイツチー用Ｎチ
ャンネルＦＰＴ１５のソースに接続される。前記出力Ｎ
チャンネルＦＩＩｔＴ４−１のドレインは外付の発熱抵
抗５−１の一方に接続され、前記発熱抵抗５−１の他方
は、牙３の電源６に接続される。
号出力のうち、１ビツト目のデータ信号出力は、１−ビ
ット目の駆動用ＮチャンネルＦＥＴｌ０−１のゲートに
入力され、前記ＮチャンネルＦＦｌ’ｌ’１０−１のド
レインは、抵抗１１−１の一方に接続されるとともに、
出力ＮチャンネルＦＥｊＴ４−１のゲートにも接続され
る。前記抵抗１１−１の他方は、前記スイツチー用Ｎチ
ャンネルＦＰＴ１５のソースに接続される。前記出力Ｎ
チャンネルＦＩＩｔＴ４−１のドレインは外付の発熱抵
抗５−１の一方に接続され、前記発熱抵抗５−１の他方
は、牙３の電源６に接続される。
同様にして、前記ロジック回路２からのｎビット目のデ
ータ信号出力は、ｎビット目の駆動用ＮチャンネルＦＥ
Ｔｌ０− ｎのゲートに入力され、前記Ｎ＋キャンルＦ
Ｆ１Ｔ１０− ｎのドレインは、抵抗１１−ｎの一方に
接続されるとともに１出力ＮチャンネルＰＫＴ４−ｎの
ゲートにも接続される。前記抵抗１１−ｎの他方は、前
記スイツチー用ＮチャンネルＦＥＴ１５のソースに接続
される。前記出力ＮチャンネルＦＥＴ４− ｎのドレイ
ンは外付の発熱抵抗５− ｎの一方に接続され、前記発
熱抵抗５− ｎの他方は、牙３の電源６に接続される。
ータ信号出力は、ｎビット目の駆動用ＮチャンネルＦＥ
Ｔｌ０− ｎのゲートに入力され、前記Ｎ＋キャンルＦ
Ｆ１Ｔ１０− ｎのドレインは、抵抗１１−ｎの一方に
接続されるとともに１出力ＮチャンネルＰＫＴ４−ｎの
ゲートにも接続される。前記抵抗１１−ｎの他方は、前
記スイツチー用ＮチャンネルＦＥＴ１５のソースに接続
される。前記出力ＮチャンネルＦＥＴ４− ｎのドレイ
ンは外付の発熱抵抗５− ｎの一方に接続され、前記発
熱抵抗５− ｎの他方は、牙３の電源６に接続される。
前記Ｎｆ”ｒ７ネｐｖ ＦＥＴ９ 、１０−１ 、４−
１、−ＪＯ−ｎ、４−ｎのソースおよびＰウェル、Ｎチ
ャンネルＦＥＴ１５のＰウェルは、それぞれＧＮＤに接
続される。さらに、抵抗１２は、前記スイツチー用Ｎチ
ャンネルＦｌ！！Ｔ１５のソースと（）ＮＤ間に接続さ
れる構成罠なっている。
１、−ＪＯ−ｎ、４−ｎのソースおよびＰウェル、Ｎチ
ャンネルＦＥＴ１５のＰウェルは、それぞれＧＮＤに接
続される。さらに、抵抗１２は、前記スイツチー用Ｎチ
ャンネルＦｌ！！Ｔ１５のソースと（）ＮＤ間に接続さ
れる構成罠なっている。
抵抗８．ｕ−１−ｕ−ｎは、ポリシリコン抵抗で、高い
抵抗値（例えば２ｏｏｍ ）である。
抵抗値（例えば２ｏｏｍ ）である。
この実施例の動作は、ロジック回路２から出力される並
列ｎビットのデータ信号をそれぞれのビットに対応した
駆動用ＮチャンネルＦＥＴＩＯ−１〜１０−ｎが受けて
、出力ＮチャンネルＦＫＴ４−１〜４− ｎをそれぞれ
作動させる。スイツチー用ＮチャンネルＦＦｔＴ１５は
、駆動回路に対する電圧電流の供給を行うが前記ロジッ
ク回路２からのコントロール信号によりＮチャンネルＦ
ＥＴ ９を介してスイツチーング制御される。
列ｎビットのデータ信号をそれぞれのビットに対応した
駆動用ＮチャンネルＦＥＴＩＯ−１〜１０−ｎが受けて
、出力ＮチャンネルＦＫＴ４−１〜４− ｎをそれぞれ
作動させる。スイツチー用ＮチャンネルＦＦｔＴ１５は
、駆動回路に対する電圧電流の供給を行うが前記ロジッ
ク回路２からのコントロール信号によりＮチャンネルＦ
ＥＴ ９を介してスイツチーング制御される。
今、スイツチー用ＮチャンネルＦＫＴ１５がＯＮで、１
ビツト目の駆動用ＮチャンネルＦＥＴｌ０−１がＯＦＦ
の場合、出力Ｎチャ／ネルＦＩＣＴ ４−１はＯＮする
。
ビツト目の駆動用ＮチャンネルＦＥＴｌ０−１がＯＦＦ
の場合、出力Ｎチャ／ネルＦＩＣＴ ４−１はＯＮする
。
そのゲート電圧は、第２の電源γからスイツチー用Ｎチ
ャンネルＦＫ７１５のドレイン−ノース、抵抗１ニー１
を介して印加される。このゲート電圧は、第２の電源フ
の電源電圧ｖＤｌから、前記スイツチー用Ｎチャンネル
ＦＥＴ１５のドレイン−ノース間電圧を差し引いた値と
なる。（例えば、ＶＤ２ ＝１５７とすればＶｏキ１１
７となる。）。
ャンネルＦＫ７１５のドレイン−ノース、抵抗１ニー１
を介して印加される。このゲート電圧は、第２の電源フ
の電源電圧ｖＤｌから、前記スイツチー用Ｎチャンネル
ＦＥＴ１５のドレイン−ノース間電圧を差し引いた値と
なる。（例えば、ＶＤ２ ＝１５７とすればＶｏキ１１
７となる。）。
次に、スイツチー用ＮチャンネルＦＫＴ１５がＯＮで、
１ビツト目の駆動用ＮチャンネルＦＦＴｌ０−１がＯＮ
の場合、出力ＮチャンネルＦ！！：Ｔ４−１は、ＯＦＦ
する。
１ビツト目の駆動用ＮチャンネルＦＦＴｌ０−１がＯＮ
の場合、出力ＮチャンネルＦ！！：Ｔ４−１は、ＯＦＦ
する。
このとき、抵抗１１−１を介して駆動用ＮチャンネルＦ
ＥＴｌ０− Ｉ Ｋ電流が流れる。この電流を抑えるた
めに１スイツチ用ＮチヤンネルＦＫＴ１５を、例えば印
字を行なわないときＫはＯＦＦするようにコントロール
している。
ＥＴｌ０− Ｉ Ｋ電流が流れる。この電流を抑えるた
めに１スイツチ用ＮチヤンネルＦＫＴ１５を、例えば印
字を行なわないときＫはＯＦＦするようにコントロール
している。
尚、抵抗１２は、各出力ＮチャンネルＦＫＴのゲート容
量に蓄積される電荷の放電用抵抗である。ｎビットの駆
動用ＮチャンネルＦＫ’ｒが全てＯＦＦとなり、さらに
、スイツチー用ＮチャンネルＦｚＴｌ’ｉがＯＦＦした
状態でも、各出力ＮチャンネルＦＥＴのゲートに蓄積し
た電荷は、抵抗１２を介して放電される。
量に蓄積される電荷の放電用抵抗である。ｎビットの駆
動用ＮチャンネルＦＫ’ｒが全てＯＦＦとなり、さらに
、スイツチー用ＮチャンネルＦｚＴｌ’ｉがＯＦＦした
状態でも、各出力ＮチャンネルＦＥＴのゲートに蓄積し
た電荷は、抵抗１２を介して放電される。
第２図は、この発明の別の実施例を示す回路図でめり、
Ｎ基板において、牙ｌの電源１（電圧をＶＤＩとする）
に接続されるロジック回路２と前記ロジック回路２から
のコントロール信号をゲートで受けて作動するＮチャン
ネルＭＯ８ＦＢＴ９のドレインは、ポリシリコン抵抗日
の一方に接続され、前記抵抗日の他方は、第２の電源γ
（電圧をＶｎｖとする）に接続される。
Ｎ基板において、牙ｌの電源１（電圧をＶＤＩとする）
に接続されるロジック回路２と前記ロジック回路２から
のコントロール信号をゲートで受けて作動するＮチャン
ネルＭＯ８ＦＢＴ９のドレインは、ポリシリコン抵抗日
の一方に接続され、前記抵抗日の他方は、第２の電源γ
（電圧をＶｎｖとする）に接続される。
また、前記ＮチャンネルＦＦ！Ｔ ９のドレインは、１
ビツト目のスイツチー用ＮチャンネルＦＰＴ１５−１の
ゲートに接続されると共に各ビットのスイツチー用Ｎチ
ャンネルＦＥＴのグー）Ｋ共通に接続される。
ビツト目のスイツチー用ＮチャンネルＦＰＴ１５−１の
ゲートに接続されると共に各ビットのスイツチー用Ｎチ
ャンネルＦＥＴのグー）Ｋ共通に接続される。
また、ｎビット目では、スイツチー用ＮチャンネルＦＩ
’ｒ１５− ｎのゲートに接続される。前記１ビツト目
のにチャンネルＦ］ＣＴ１５−１およびｎビット目のＮ
チャンネルＰｌｉＴ１５− ｎを含む全てのビットのス
イツチー用ＮチャンネルＦｌ！！Ｔのドレインは、前記
第２の電源マに共通に接続され、各ビットのそれぞれの
スイツチー用ＮチャンネルＦＥＴのソースから対応する
ビットの駆動回路へ電圧、電流が供給される。
’ｒ１５− ｎのゲートに接続される。前記１ビツト目
のにチャンネルＦ］ＣＴ１５−１およびｎビット目のＮ
チャンネルＰｌｉＴ１５− ｎを含む全てのビットのス
イツチー用ＮチャンネルＦｌ！！Ｔのドレインは、前記
第２の電源マに共通に接続され、各ビットのそれぞれの
スイツチー用ＮチャンネルＦＥＴのソースから対応する
ビットの駆動回路へ電圧、電流が供給される。
次に、前記ロジック回路２からの並列ｎビットのデータ
信号出力のうち１ビツト目について見ると、１ビツト目
のデータ信号出力はバッファ１４−１を介して１ビツト
目の駆動用ＮチャンネルＦＥＴ１０−１のゲートに入力
され、前記ＮチャンネルＦＦ１Ｔ１．Ｏ，−１のドレイ
ンは、ポリシリコン抵抗１１−１の一方に接続されると
ともに、出力ＮチャンネルＩＰコＴ４−１・のグー）Ｋ
も接続される。前記抵抗１１−１の他方は、前記スイツ
チー用ＮチャンネルＦＫＴ１５−１のソースおよび抵抗
１３−１の一方に接続され、前記抵抗１３−１の他方は
ＧＮＤに接続される。
信号出力のうち１ビツト目について見ると、１ビツト目
のデータ信号出力はバッファ１４−１を介して１ビツト
目の駆動用ＮチャンネルＦＥＴ１０−１のゲートに入力
され、前記ＮチャンネルＦＦ１Ｔ１．Ｏ，−１のドレイ
ンは、ポリシリコン抵抗１１−１の一方に接続されると
ともに、出力ＮチャンネルＩＰコＴ４−１・のグー）Ｋ
も接続される。前記抵抗１１−１の他方は、前記スイツ
チー用ＮチャンネルＦＫＴ１５−１のソースおよび抵抗
１３−１の一方に接続され、前記抵抗１３−１の他方は
ＧＮＤに接続される。
また、前記駆動用ＮチャンネルＦＢ’ｌＯ−１のゲート
は、前記スイツチー用ＮチャンネルＦＫ’１５−１のＰ
ウェルに接続される。前記出力ＮチャンネルＦＩＩＣＴ
４−１のドレインは、外付の発熱抵抗５−１の一方に接
続され、前記発熱抵抗５− ｎの他方は第３の電源６に
接続される。
は、前記スイツチー用ＮチャンネルＦＫ’１５−１のＰ
ウェルに接続される。前記出力ＮチャンネルＦＩＩＣＴ
４−１のドレインは、外付の発熱抵抗５−１の一方に接
続され、前記発熱抵抗５− ｎの他方は第３の電源６に
接続される。
同様にして、ｎビット目のデータ信号出力は、バッファ
１４−ｎ’ｚ介してｎビット目の駆動用ＮチャンネルＦ
ＥＴｌ０− ｎのゲートに入力され、前記Ｎチャンネル
Ｆｌ！１Ｔ１０− ｎのドレインは、ポリシリコン抵抗
１１−ｎの一方に接続されるとともに、出力Ｎチャンネ
ルＦＫＴ４−ｎのゲートにも接続される。
１４−ｎ’ｚ介してｎビット目の駆動用ＮチャンネルＦ
ＥＴｌ０− ｎのゲートに入力され、前記Ｎチャンネル
Ｆｌ！１Ｔ１０− ｎのドレインは、ポリシリコン抵抗
１１−ｎの一方に接続されるとともに、出力Ｎチャンネ
ルＦＫＴ４−ｎのゲートにも接続される。
前記抵抗４− ｎの他方は、前記スイツチー用Ｎチャン
ネルＦＥＴ ’７のソースおよび抵抗１３−ｎの一方に
接続され、前記抵抗１３−ｎの他方は、ＧＮＤに接続さ
れる。また、前記駆動用ＮチャンネルＦＥＴｌ０−ｎの
ケートは、前記スイツチー用ＮチャンネルＦＫＴ１５−
ｎのＰウェルに接続される。前記出力ＮチャンネルＦＦ
１Ｔ４−ｎのドレインは外付の発熱抵抗５−ｎの一方に
接続され前記発熱抵抗５− ｎの他方は牙３の電源６に
接続される。
ネルＦＥＴ ’７のソースおよび抵抗１３−ｎの一方に
接続され、前記抵抗１３−ｎの他方は、ＧＮＤに接続さ
れる。また、前記駆動用ＮチャンネルＦＥＴｌ０−ｎの
ケートは、前記スイツチー用ＮチャンネルＦＫＴ１５−
ｎのＰウェルに接続される。前記出力ＮチャンネルＦＦ
１Ｔ４−ｎのドレインは外付の発熱抵抗５−ｎの一方に
接続され前記発熱抵抗５− ｎの他方は牙３の電源６に
接続される。
前記ＮチャンネルＦＥＴ９．１０−１ 、４−１ 、・
・・１０−ｎ＋４−ｎのソースおよびＰウェルは、それ
ぞれＧＮＤ Ｋ接続される構成になっている。
・・１０−ｎ＋４−ｎのソースおよびＰウェルは、それ
ぞれＧＮＤ Ｋ接続される構成になっている。
この実施例の動作を説明する。
ロジック回路２から出力される並列ｎビットのデータ信
号をそれぞれのビットに対応した駆動用ＮチャンネルＦ
ＥＴｌ０−１〜１０− ｎが受けて、出力Ｎチャンネル
ＦＫＴ ４−１−４− ｎを作動させる。
号をそれぞれのビットに対応した駆動用ＮチャンネルＦ
ＥＴｌ０−１〜１０− ｎが受けて、出力Ｎチャンネル
ＦＫＴ ４−１−４− ｎを作動させる。
また、スイツチー用ＮチャンネルＦＫＴ１５−１〜１５
−ｎは、駆動回路へ電圧、電流の供給を行うが、前記ロ
ジック回路２からのコントロール信号によりＮチャンネ
ルＦ］ＩｉＴ ９を介してスイツチーング制御される。
−ｎは、駆動回路へ電圧、電流の供給を行うが、前記ロ
ジック回路２からのコントロール信号によりＮチャンネ
ルＦ］ＩｉＴ ９を介してスイツチーング制御される。
１ビツト目を例にあげてみると、今、スイツチー用Ｎチ
ャンネルＦＫ’ｌ１５−１がＯＮ状態で、駆動用Ｎチャ
ンネルＦｌ！ｔＴ１０−１がＯＦＦのとき、出力Ｎチャ
ンネルＦＥＴ ４−１はＯＮとなる。このときのゲート
電圧は、第２の電源フからスイツチー用ＮチャンネルＦ
ＥＴ１５−１のドレイン−ソース、抵抗１１−１を介し
て印加される。このゲート電圧は、第２の電源７の電源
電圧ＶＤ２から前記スイツチー用ＮチャンネルＦｌ！！
Ｔ１５−１のドレイ／−ソース間電圧を差し引いた値と
なる。（例えばＶ’ｎｚ ＝ １５７とすればｖ、中１
１Ｖとなる）。
ャンネルＦＫ’ｌ１５−１がＯＮ状態で、駆動用Ｎチャ
ンネルＦｌ！ｔＴ１０−１がＯＦＦのとき、出力Ｎチャ
ンネルＦＥＴ ４−１はＯＮとなる。このときのゲート
電圧は、第２の電源フからスイツチー用ＮチャンネルＦ
ＥＴ１５−１のドレイン−ソース、抵抗１１−１を介し
て印加される。このゲート電圧は、第２の電源７の電源
電圧ＶＤ２から前記スイツチー用ＮチャンネルＦｌ！！
Ｔ１５−１のドレイ／−ソース間電圧を差し引いた値と
なる。（例えばＶ’ｎｚ ＝ １５７とすればｖ、中１
１Ｖとなる）。
次に、スイツチー用ＮチャンネルＦ＋１！：Ｔ１５−１
がＯＮで、駆動用ＮチャンネルＦＦ！’ｎｏ −１がＯ
Ｎのとき、出力ＮチャンネルＦＥＴ ４−１は、ＯＦＦ
となる。このとき、抵抗１１−１を介して駆動用Ｎチャ
ンネルＦｌ！１Ｔ１０−１にも電流が流れる。そしてこ
れらの電流を抑えるために、スイツチー用Ｎチャンネル
ＦＥＴ丸を２通りの方法で制御している。
がＯＮで、駆動用ＮチャンネルＦＦ！’ｎｏ −１がＯ
Ｎのとき、出力ＮチャンネルＦＥＴ ４−１は、ＯＦＦ
となる。このとき、抵抗１１−１を介して駆動用Ｎチャ
ンネルＦｌ！１Ｔ１０−１にも電流が流れる。そしてこ
れらの電流を抑えるために、スイツチー用Ｎチャンネル
ＦＥＴ丸を２通りの方法で制御している。
まず、牙１の方法は、全ビット共通に制御されるもので
、ロジック回路２からのコントロール信号によるもので
ＮチャンネルＦＥＴ ９を介して行なわれる。印字の期
間以外、あるいは、印字の期間であっても全一ビットの
出力ＮチャンネルＦｌ！ＩＴ ４−１−４− ｎがＯＦ
Ｆの場合、スイツチー用ＮチャンネルＦＫＴ１５−１〜
１５− ｎをＯＦＦにして、消費電流を抑えることがで
きる。
、ロジック回路２からのコントロール信号によるもので
ＮチャンネルＦＥＴ ９を介して行なわれる。印字の期
間以外、あるいは、印字の期間であっても全一ビットの
出力ＮチャンネルＦｌ！ＩＴ ４−１−４− ｎがＯＦ
Ｆの場合、スイツチー用ＮチャンネルＦＫＴ１５−１〜
１５− ｎをＯＦＦにして、消費電流を抑えることがで
きる。
第２の方法は、各ビットそれぞれで行うもので、基板効
果を利用する。１ビツト目で見ると、回路２からのデー
タ信号がハイレベルのとき、駆動用ＮチャンネルＦ１１
ｉ’ｌ’ｌＯ−１はＯＮ状態となりそのゲートには、（
バッフ７１４−１の電源は５ｖとする）５Ｖが印加され
ている。同時にスイツチー用ＮチャンネルＦＫＴ１５−
−１のＰウェルも５ｖが印加され、基板効果によりスイ
ツチー用ＮチャンネルＦＦ１Ｔのスレシホールド電圧が
増加するので電流は小さくなり、よって消費電流を抑え
ることができる。
果を利用する。１ビツト目で見ると、回路２からのデー
タ信号がハイレベルのとき、駆動用ＮチャンネルＦ１１
ｉ’ｌ’ｌＯ−１はＯＮ状態となりそのゲートには、（
バッフ７１４−１の電源は５ｖとする）５Ｖが印加され
ている。同時にスイツチー用ＮチャンネルＦＫＴ１５−
−１のＰウェルも５ｖが印加され、基板効果によりスイ
ツチー用ＮチャンネルＦＦ１Ｔのスレシホールド電圧が
増加するので電流は小さくなり、よって消費電流を抑え
ることができる。
以上のような本発明によれば、ロジック回路によ妙制御
されるスイツチー回路を設け、このスイツチー回路を介
して駆動回路にロジック回路より高い電源電圧を供給す
るようＫしたので、負荷駆動用ＦＥｉＴの高電圧駆動が
可能となって負荷の大電流化が図れると共に、負荷を駆
動しないときに、スイツチー回路をＯＦＦにすることに
より消費電流を少なくすることができる。
されるスイツチー回路を設け、このスイツチー回路を介
して駆動回路にロジック回路より高い電源電圧を供給す
るようＫしたので、負荷駆動用ＦＥｉＴの高電圧駆動が
可能となって負荷の大電流化が図れると共に、負荷を駆
動しないときに、スイツチー回路をＯＦＦにすることに
より消費電流を少なくすることができる。
第１図は本発明の実施例を示す回路図、第２図は別の実
施例を示す回路図、第３図は従来例を示す回路図、第４
図は一般的なＮチャンネルＦＥＴの特性を示す図である
。 １．６．’７・・・電源、２・・・ロジック回路、４−
１〜４− ｎ・・・負荷駆動用ＦＥＴ、５−４〜５−
ｎ・・・負荷抵抗、１５．１５−４〜１５−ｎ・・・ス
イツチー回路を構成するＦＩＣＴ 、 １０−１〜１
０− ｎおよび１１−１〜１１−ｎ・・・駆動回路を構
成するそれぞれＦＥＴおよび抵抗。 第１図 並列ｎごヅト 第２図 ′３０ ６ 第４図
施例を示す回路図、第３図は従来例を示す回路図、第４
図は一般的なＮチャンネルＦＥＴの特性を示す図である
。 １．６．’７・・・電源、２・・・ロジック回路、４−
１〜４− ｎ・・・負荷駆動用ＦＥＴ、５−４〜５−
ｎ・・・負荷抵抗、１５．１５−４〜１５−ｎ・・・ス
イツチー回路を構成するＦＩＣＴ 、 １０−１〜１
０− ｎおよび１１−１〜１１−ｎ・・・駆動回路を構
成するそれぞれＦＥＴおよび抵抗。 第１図 並列ｎごヅト 第２図 ′３０ ６ 第４図
Claims (1)
- 【特許請求の範囲】 １）ロジツク回路により制御されて複数ビツトの負荷駆
動用ＦＥＴをそれぞれ駆動する複数ビツトの駆動回路を
有する負荷駆動用ＦＥＴ駆動回路において、前記ロジツ
ク回路により制御されるスイツチー回路を設け、該スイ
ツチ回路を介して前記駆動回路に前記ロジツク回路より
高い電源電圧を供給するようにしたことを特徴とする負
荷駆動用ＦＥＴ駆動回路。 ２）特許請求の範囲第１項記載の回路において、前記ス
イツチ回路を前記複数ビツトの駆動回路の全てに共通に
設けたことを特徴とする負荷駆動用ＦＥＴ駆動回路。 ３）特許請求の範囲第４項記載の回路において、前記ス
イツチ回路を前記複数ビツトの駆動回路毎に設けたこと
を特徴とする負荷駆動用ＦＥＴ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281426A JPS61152122A (ja) | 1984-12-25 | 1984-12-25 | 負荷駆動用ｆｅｔ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281426A JPS61152122A (ja) | 1984-12-25 | 1984-12-25 | 負荷駆動用ｆｅｔ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152122A true JPS61152122A (ja) | 1986-07-10 |
Family
ID=17638993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59281426A Pending JPS61152122A (ja) | 1984-12-25 | 1984-12-25 | 負荷駆動用ｆｅｔ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152122A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296411A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 高電圧集積回路 |
| JPS6441314A (en) * | 1987-08-06 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| CN104553351A (zh) * | 2013-10-14 | 2015-04-29 | 深圳市科曼医疗设备有限公司 | 热敏打印机 |
-
1984
- 1984-12-25 JP JP59281426A patent/JPS61152122A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296411A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 高電圧集積回路 |
| JPS6441314A (en) * | 1987-08-06 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| CN104553351A (zh) * | 2013-10-14 | 2015-04-29 | 深圳市科曼医疗设备有限公司 | 热敏打印机 |
| CN104553351B (zh) * | 2013-10-14 | 2016-09-14 | 深圳市科曼医疗设备有限公司 | 热敏打印机 |
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