JPS6115452B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプログラムのアドレス生成方
式に関し、特にマシン命令の形式に応じてブラン
チを設けるか否かを決めるとともに、実行処理内
容の共通する部分が多いものについてはネツクス
ト・アドレスで届く範囲に該共通のマイクロプロ
グラムを格納する如く構成すると共に、マイクロ
命令ステツプの大小に応じてアドレス生成の態様
を変化して、マイクロプログラムのアクセスを能
率的に行なうものに関する。

マイクロプログラムにより制御されるデータ処
理方式では、読み出したマシン命令を実行するた
めに、その操作に対応するマイクロプログラムに
従つて制御が行なわれる。

従来はマシン命令から必要とするマイクロプロ
グラムを読み出す場合、第１図イに示す如く、マ
シン命令１のオペレーシヨナルコードＰの一部
と、該マシン命令を実行するためのマイクロプロ
グラムアドレス２とを、該アドレス２を上位にし
て、コントロール・ストレイジ・アドレス・レジ
スタ３に連結し、該マシン命令を実行するに必要
な処理マイクロプログラムのアドレスを作成して
いた。

しかし、この方式によれば、コントロール・ス
トレイジに格納される先頭アドレス及びそれに続
くマイクロ命令の占有するエリアが狭いために、
上記マシン命令の処理が、マイクロ命令の１語で
終らないときに、コントロール・ストレイジの別
の部分に格納したマイクロ命令にブランチして、
処理を継続させなければならない。そして通常の
場合、マイクロ命令の１語で処理されるマシン命
令は非常に少ないので、大部分のマシン命令に対
しブランチを設けなければならず、ブランチ時間
により性能が落ちるために、処理効率が悪くなる
欠点がある。

これを改善するために、第１図ロに示す如く、
オペレーシヨナルコードＰの下方に例えば２ビ
ツドを「00」に設定しておく。換言すれば、この
０ビツトの分だけアドレスを上位の方にずらした
ことになりコントロール・ストレイジの上記先頭
アドレス及びそれに続くマイクロ命令の占有でき
るエリアを固定的に広くすることが行なわれてい
る。しかしながら、オペレーシヨン毎にステツプ
数が異なり、短かいステツプで処理できるオペレ
ーシヨンも多いので、上記の如く、一律に占有エ
リアを拡大しても、今度はあまる場合もあり、か
えつてコントロール・ストレイジの占有効率が悪
くなる。しかも、このように占有エリアを広くし
ても処理ステツプの長い命令の実行には、やはり
ブランチを必要とする。

したがつて、本発明では、このような問題点を
改善するために、次のような方針でマイクロプロ
グラムを格納する如く定める。

(1) 処理ステツプの短かいものは、従来のブラン
チ方式では、ブランチ時間より性能が落ちるの
で、処理ステツプに応じたアドレスのずらしを
行なう。

(2) 処理が類似するものは、共通ルーチンが設け
られ、ネツクスト・アドレスで届く範囲にアド
され、同一ルーチンの共通化をはかる。

(3) 処理ステツプの長いものは、従来のブランチ
方式でも性能が落ちない。つまり、ステツプ全
体からみれば、ブランチ時間が占める割合が少
ないので、コントロール・ストレイジを有効に
使うために、従来通りのブランチを使用する。

なお、上記(2)について、第２図にもとづき、更
に説明する。例えば、加算を行なう場合に、(イ)レ
ジスタに格納されたデータのみを加算する場合
と、(ロ)レジスタに格納されたデータとメモリに格
納されたデータとを加算する場合がある。

上記(イ)の場合は、第２図イに示す如く、マイク
ロ命令としては、(i)レジスタＲに格納されている
データを読み、(ii)これを加算し、(iii)レジスタＲに
その結果を格納し、演算を終了する、というケー
スを示している。これはRR形式という命令で指
令されている。

また、上記(ロ)の場合は、第２図ロに示す如く、
マイクロ命令としては、(i)レジスタR₁及びメモ
リに格納されているデータを読み、(ii)これを加算
し、(iii)レジスタR₁にその結果を格納し、演算を
終了するというケースを示している。これはRX
形式という命令で指令されている。

上記(イ)及び(ロ)を比較すると、相違するのはそれ
らの(i)のみで他の(ii)乃至(iii)は全く一致しているこ
とがわかる。このように、加算という非常に類似
の処理の場合には、それらの(ii)乃至(iii)を共通にす
ることが可能である。

したがつて、第２図ハに示す如く、ADD、
ENDというステツプを共通ルーチン化してお
く。そして、いずれもREADのステツプのあとの
ネツクスト・アドレスにより上記共通ルーチンの
先頭番地を指示すれば、これらの処理のうち共通
部分が一方省略できることになる。この場合、少
ないビツト数でその位置を指示できること、ブラ
ンチ処理が行なわれる場合にはブランチ時間のた
め性能が落ちるために、処理ステツプが短かい場
合には能率が悪くなること、等の理由により、上
記共通ルーチン部分はネツクスト・アドレスで届
く範囲に位置させる必要がある。

そして本発明では、上記(1)、(2)、(3)に記載した
如き目的を達成するために、マイクロプログラム
が格納されるコントロール・ストレイジを有する
データ処理装置において、複数のマイクロプログ
ラムであつて類似のマイクロステツプを有するも
のについてはそれらの共通部分を共通ルーチン化
して格納すると共に、処理ステツプの短いマイク
ロプログラムについてはアドレスの位置移動を行
なつて格納し、かつ処理ステツプの長いマイクロ
プログラムについてはブランチを使用して格納す
るコントロール・ストレイジと、マシン命令の形
式を示すコードを識別するコード識別部を具備
し、上記コード識別部の出力により、上記マイク
ロプログラムが上記処理ステツプの短いものかそ
れとも長いものかを識別し、それに応じてコント
ロール・ストレイジ・アドレス・レジスタの生成
コードを制御する如く構成したことを特徴とす
る。

本発明の一実施例を第３図について説明する。
図中、４はマシン命令アドレス・レジスタ、５は
主記憶装置、６は命令バツフア、７はコントロー
ル・ストレイジ、８はOPコード・レジスタ、９
はフアンクシヨン・ブランチ機構、１０はコント
ロール・ストレイジ・アドレス・レジスタ、１１
はマイクロ命令コード、１２，１２′はデコー
ダ、１３，１３′はアンド回路、１４，１４′はオ
ア回路、１５，１５′はアンド回路、１６，１
６′は否定入力付アンド回路をそれぞれ示す。

コントロール・ストレイジ７に格納されたマイ
クロプログラムは、上記(2)及び、第２図に関して
説明した如く、処理の類似するものは、共通ルー
チンが設けられ、ネツクスト・アドレスで届く範
囲にアドレスされている。

第３図イに示す如く、いま、マシン命令アドレ
ス・レジスタ４の内容により、主記憶装置５から
上記マシン命令が読出されると、該マシン命令は
命令バツフア６にセツトされる。この場合、上記
命令コードの一部には、該命令がどの形式に属す
るのかを識別する識別コードが記入されている。

命令バツフア６はOPコードをOPコード・レジ
スタ８に伝達し、更にフアンクシヨン・ブランチ
機構を径由してコントロール・ストレイジ・アド
レス・レジスタ１０にコントロール・ストレイジ
７をアクセスするために必要なアドレス情報がセ
ツトされる。

この場合、第３図ロに示す如く、フアンクシヨ
ンブランチ機構９にはアンド回路、１５，１５′
及び否定入力付アンド回路、１６，１６′が設け
られている。そして、OPコード・レジスタ８の
０ビツト位置の情報がコントロール・ストレイ
ジ・アドレス・レジスタ１０のビツト２位置に伝
達されるように構成され（以下これを０→２と表
す）、１→８、２→３、３→４、４→５または
11、５→６または12、６→９、７→10に伝達され
るように構成されている。なお、上記マイクロ命
令コードの形式を識別する識別コードがOPコー
ド・レジスタ８のビツト０位置に格納されてい
る。マイクロ命令コードの形式は、周知の如く、
RR、RX、RS、Si、SA及びSS等がある。

いま、第４図に示す如くRR及びRXを１つのグ
ループとし、他のものをもう１つのグループとし
て識別する場合を説明する。

いま、上記OPコード・レジスタ８のビツト０
位置に「０」が記入されればRRまたはRXであ
り、「１」が記入されるときはその他の形式のも
のである。

(A) 仮りに、上記OPコード・レジスタ８のビツ
ト０位置に「０」が記入されていたものとす
る。この場合は、第３図ロから明らかなよう
に、アンド回路１５及び１５′はオフとなり、
コントロール・ストレイジ・アドレス・レジス
タ１０のビツト11位置及びビツト12位置には
OPコード・レジスタ８のビツト４位置及びビ
ツト５位置に格納された情報は伝達されず、そ
れぞれ「０」、「０」の状態になる。そして否定
入力付アンド回路１６，１６′がオンするの
で、OPコード・レジスタ８のビツト４位置及
びビツト５位置の情報はコントロール・ストレ
イジ・アドレス・レジスタ１０のビツト５位置
及びビツト６位置に記入される。OPコード・
レジスタ８のその他のビツト位置の情報は、上
記した如く、コントロール・ストレイジ・アド
レス・レジスタ１０の矢印先のビツト位置に記
入される。

したがつて、上記の如く、コントロール・ス
トレイジ・アドレス・レジスタ１０に格納され
たマイクロ命令コードがRRまたはRX形式の場
合は、第４図に示す如く、ビツト11位置とビツ
ト12位置が「０」、「０」であり、上記(1)に相当
した状態にアドレスコードも合致する。

勿論、コントロール・ストレイジ７には上記
(1)に相当するように、処理ステツプの短いこれ
らの形式のものについては、ブランチを使用す
ることなく、処理が終了する。したがつて、ブ
ランチ時間により性能が落ちるようなことな
く、効率的な処理ができる。

(B) 次に上記OPコード・レジスタ８のビツト０
位置に「１」が記入されていたものとする。こ
の場合、第３図ロより明らかな如く、アンド回
路１５，１５′はオンとなり、否定入力付アン
ド回路１６，１６′はオフになる。したがつて
OPコード・レジスタ８のビツト４位置の情報
及びビツト５位置の情報は、それぞれコントロ
ール・ストレイジ・アドレス・レジスタ１０の
ビツト１位置及びビツト12位置に入力されて、
第４図に示す、RS、Si、SA及びSSのタイプの
処理に対応した状態になる。したがつて、今度
は、上記(A)の如く、コントロール・ストレイジ
７の当該アドレスをアクセスする。そしてその
アドレスにはブランチ用のマイクロプログラム
が格納されており、第３図イに示される、マイ
クロ命令コード１１に従つて、ブランチ制御フ
イールド、定数フイールド、ネクストアドレス
フイールド、Ａ、Ｂブランチフイールドに格納
されたデータを使用することになる。これらの
マシン命令の如く、マイクロプログラムの処理
ステツプが長い場合には、全体の処理時間も長
くなるので、ブランチに時間を要したとして
も、全体の処理能率を大きく低下することには
ならない。この場合、周知の如く、該ブランチ
コードは、デコーダ１２により解読され、コン
トロール・ストレージ・アドレス・レジスタ１
０に飛び先アドレスがセツトされる。

なお上記(2)の場合については、以上の説明で充
分理解できるので詳細な説明については省略する
ものの、第４図のいずれの形式の命令であれ、例
えば第３図イのマイクロ命令コード１１に記載さ
れたネツクスト・アドレスにより、共通ルーチン
を使用するように構成されている。

以上説明した如く、結局本発明によれば、マイ
クロプログラムの処理ステツプ数の大小により、
コントロール・ストレイジに格納される態様を変
化させ、しかも類似の処理で共通ルーチンにする
ことが可能なものについては、ルーチンを一部共
通にしたので、コントロール・ストレイジの利用
効率が必常によくなるとともに、データ処理時間
もかなりのものについて短縮することが可能にな
る。

【図面の簡単な説明】

第１図は従来の方式の説明、第２図、第３図及
び第４図は本発明の方式及びそのアドレス状態を
説明する図面である。 図中１はマシン命令、２，２′は先頭アドレ
ス、３，３′はコントロール・ストレイジ・アド
レス・レジスタ、４はマシン命令アドレス・レジ
スタ、５は主記憶装置、６は命令バツフア、７は
コントロール・ストレイジ、８はOPコード・レ
ジスタ、９はフアンクシヨンブランチ機構、１０
はコントロール・ストレイジ・アドレス・レジス
タ、１１は命令コード、１２はデコーダ、１３，
１３′はアンド回路、１４，１４′はオア回路、１
５，１５′はアンド回路、１６，１６′は否定入力
付アンド回路をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ マイクロプログラムが格納されるコントロー
   ル・ストレイジを有するデータ処理装置におい
   て、複数のマイクロプログラムであつて頼似のマ
   イクロステツプを有するものについてはそれらの
   共通部分を共通ルーチン化して格納すると共に、
   処理ステツプの短かいマイクロプログラムについ
   てはアドレスの位置移動を行つて格納し、かつ処
   理ステツプの長いマイクロプログラムについては
   ブランチを使用して格納するコントロール・スト
   レイジと、 マシン命令の形式を示すコードを識別するコー
   ド識別部を具備し、 上記コード識別部の出力により、上記マイクロ
   プログラムが上記処理ステツプの短かいものかそ
   れとも長いものかを識別し、それに応じてコント
   ロール・ストレイジ・アドレス・レジスタの生成
   コードを制御する如く構成したことを特徴とする
   マイクロプログラム生成方式。