JPS61161013A - 同期パルス発生回路 - Google Patents
同期パルス発生回路Info
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- JPS61161013A JPS61161013A JP60001818A JP181885A JPS61161013A JP S61161013 A JPS61161013 A JP S61161013A JP 60001818 A JP60001818 A JP 60001818A JP 181885 A JP181885 A JP 181885A JP S61161013 A JPS61161013 A JP S61161013A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は入力信号のエツジに同期したワンショットパル
スを発生する同期パルス発生回路に関するものである。
スを発生する同期パルス発生回路に関するものである。
従来の技術
従来から種々のディジタルシステムを構成する際に、例
えば、回転体の回転検出信号を生成したり、パワーオン
リセット信号の生成の目的のために、入力信号のエツジ
に同期してワンショットパルスを発生させる必要性がし
ばしば生じる。
えば、回転体の回転検出信号を生成したり、パワーオン
リセット信号の生成の目的のために、入力信号のエツジ
に同期してワンショットパルスを発生させる必要性がし
ばしば生じる。
特公昭５７−３７２５２号公報（以後、文献１と略記す
る。）には入力信号のエツジに同期したパルス信号を３
個のＮＡＮＤゲートによって構成した例が示されており
、第３図にその論理構成図を示し、第４図に各部の信号
波形図を示す。第４図Ａは入力端子１に供給される信号
波形を示したものであり、第４図ＢはＮＡＮＤゲート２
の出力信号波形、すなわち出力端子３に瑛われる信号波
形を示したものであり、第４図ＣはＮＡＮＤゲート４の
出力信号波形を示したものであり、第４図りはＮＡＮＤ
ゲート５の出力信号波形を示したものである。
る。）には入力信号のエツジに同期したパルス信号を３
個のＮＡＮＤゲートによって構成した例が示されており
、第３図にその論理構成図を示し、第４図に各部の信号
波形図を示す。第４図Ａは入力端子１に供給される信号
波形を示したものであり、第４図ＢはＮＡＮＤゲート２
の出力信号波形、すなわち出力端子３に瑛われる信号波
形を示したものであり、第４図ＣはＮＡＮＤゲート４の
出力信号波形を示したものであり、第４図りはＮＡＮＤ
ゲート５の出力信号波形を示したものである。
発明が解決しようとする問題点
第４図からも明らかなように、出力端子３からは入力信
号のリーディングエツジに同期して、３ゲ一ト分の遅延
時間に相当するパルス幅を有する出力信号が得られるが
、この出力信号を受は取る側のブロックが第３図の回路
ブロックから離れていると、配線の浮遊容量などによっ
て幅の狭いパルスでは消滅してしまう恐れがある。
号のリーディングエツジに同期して、３ゲ一ト分の遅延
時間に相当するパルス幅を有する出力信号が得られるが
、この出力信号を受は取る側のブロックが第３図の回路
ブロックから離れていると、配線の浮遊容量などによっ
て幅の狭いパルスでは消滅してしまう恐れがある。
また、第４図Ａの入力信号のエツジの近傍にチャタリン
グが発生すると出力信号にもその影響が現われて問題が
多かった。
グが発生すると出力信号にもその影響が現われて問題が
多かった。
問題点を解決するための手段
前記した問題点を解決するために本発明の同期パルス発
生回路は、入力信号のリーディングエツジにおいてセッ
トされる第１の双安定手段と、入力端子に前記入力信号
と前記第１の双安定手段の出力が供給される第１の一致
ゲートと、前記第１の一致ゲートの出力によってセット
される第２の双安定手段と、入力信号のトレイリングエ
ツジにおいてセットされる第３の双安定手段と、入力端
子に前記入力信号と前記第３の双安定手段の出力が供給
される第２の一致ゲートと、前記第２の一致ゲートの出
力によってセットされる第４の双安定手段と、クロック
信号をカウントするカウンタと、前記第２の双安定手段
もしくは前記第４の双安定手段がセットされたときに前
記カウンタを動作させる第１のコントロール手段と、前
記カウンタのカウント値を検出して前記第１〜第４の双
安定手段をリセットする第２のコントロール手段を具備
し、前記第２の双安定手段と前記第４の双安定手段から
出力信号を取りだしたことを特徴とするものである。
生回路は、入力信号のリーディングエツジにおいてセッ
トされる第１の双安定手段と、入力端子に前記入力信号
と前記第１の双安定手段の出力が供給される第１の一致
ゲートと、前記第１の一致ゲートの出力によってセット
される第２の双安定手段と、入力信号のトレイリングエ
ツジにおいてセットされる第３の双安定手段と、入力端
子に前記入力信号と前記第３の双安定手段の出力が供給
される第２の一致ゲートと、前記第２の一致ゲートの出
力によってセットされる第４の双安定手段と、クロック
信号をカウントするカウンタと、前記第２の双安定手段
もしくは前記第４の双安定手段がセットされたときに前
記カウンタを動作させる第１のコントロール手段と、前
記カウンタのカウント値を検出して前記第１〜第４の双
安定手段をリセットする第２のコントロール手段を具備
し、前記第２の双安定手段と前記第４の双安定手段から
出力信号を取りだしたことを特徴とするものである。
作用
本発明では前記した構成によって、出力信号のパルス幅
がクロック信号の周波数によって決定されるので、任意
のパルス幅を有する出力信号を得ることが可能となり、
さらに、限定された構成においてチャタリングを吸収す
ることも可能となる。
がクロック信号の周波数によって決定されるので、任意
のパルス幅を有する出力信号を得ることが可能となり、
さらに、限定された構成においてチャタリングを吸収す
ることも可能となる。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例における同期パルス発生回路
の論理構成図を示したものであり、１は入力信号が供給
される入力端子であり、３は同期パルス出力される出力
端子であり、６は出力信号のパルス幅を決定するための
クロック信号が供給されるクロック端子である。
の論理構成図を示したものであり、１は入力信号が供給
される入力端子であり、３は同期パルス出力される出力
端子であり、６は出力信号のパルス幅を決定するための
クロック信号が供給されるクロック端子である。
第１図において、ＮＡＮＤゲート７とＮＡＮＤゲート８
のそれぞれの立方の入力端子と出力端子がクロスカップ
リング接続されて第１の双安定回路１０が構成され、前
記第１の双安定回路１０は入力端子１に供給される入力
信号のリホーディングエッジにおいてセットされる。Ｎ
ＡＮＤゲート９とＮＡＮＤゲート１１のそれぞれの一方
の入力端子と出力端子がクロスカップリング接続されて
第２の双安定回路２０が構成され、第１の入力端子にイ
ンバータ１２とＡＮＤゲート１３を介して前記入力信号
が供給され、第２の入力端子に前記第１の双安定回路１
０の出力が供給されるＮＡＮＤゲート１４の出力によっ
て前記第２の双安定回路２０がセットされる。
のそれぞれの立方の入力端子と出力端子がクロスカップ
リング接続されて第１の双安定回路１０が構成され、前
記第１の双安定回路１０は入力端子１に供給される入力
信号のリホーディングエッジにおいてセットされる。Ｎ
ＡＮＤゲート９とＮＡＮＤゲート１１のそれぞれの一方
の入力端子と出力端子がクロスカップリング接続されて
第２の双安定回路２０が構成され、第１の入力端子にイ
ンバータ１２とＡＮＤゲート１３を介して前記入力信号
が供給され、第２の入力端子に前記第１の双安定回路１
０の出力が供給されるＮＡＮＤゲート１４の出力によっ
て前記第２の双安定回路２０がセットされる。
また、ＮＡＮＤゲート１５とＮＡＮＤゲート１６のそれ
ぞれの一方の入力端子と出力端子がクロスカップリング
接続されて第３の双安定回路３０が構成され、前記第３
の双安定回路３０は入力端子１に供給される入力信号の
トレイリングエツジにおいてセットされる。、ＮＡＮＤ
ゲート１７とＮＡＮＤゲート１８のそれぞれの一方の入
力端子と出力端子がクロスカップリング接続されて第４
の双安定回路４０が構成され、第１の入力端子にＡＮＤ
ゲート１９を介して前記入力信号が供給され、第２の入
力端子に前記第３の双安定回路３０の出力が供給される
ＮＡＮＤゲート２１の出力によって前記第４の双安定回
路４０がセットされる。
ぞれの一方の入力端子と出力端子がクロスカップリング
接続されて第３の双安定回路３０が構成され、前記第３
の双安定回路３０は入力端子１に供給される入力信号の
トレイリングエツジにおいてセットされる。、ＮＡＮＤ
ゲート１７とＮＡＮＤゲート１８のそれぞれの一方の入
力端子と出力端子がクロスカップリング接続されて第４
の双安定回路４０が構成され、第１の入力端子にＡＮＤ
ゲート１９を介して前記入力信号が供給され、第２の入
力端子に前記第３の双安定回路３０の出力が供給される
ＮＡＮＤゲート２１の出力によって前記第４の双安定回
路４０がセットされる。
一方、Ｔフリップフロップ２２と丁フリップフロップ２
３によって２ビツトのカウンタ５０が構成され、前記カ
ウンタ５０はクロック端子６に供給されるクロック信号
をカウントする。また、前記第２の双安定回路２０もし
くは前記第４の双安定回路４０がセットされたときにＡ
ＮＣ）ゲート２４による前記カウンタ５０のリセットを
解除するように構成され、前記ＡＮＤゲート２４の出力
はインバータ２５を介して出力端子３にも供給されてい
る。
３によって２ビツトのカウンタ５０が構成され、前記カ
ウンタ５０はクロック端子６に供給されるクロック信号
をカウントする。また、前記第２の双安定回路２０もし
くは前記第４の双安定回路４０がセットされたときにＡ
ＮＣ）ゲート２４による前記カウンタ５０のリセットを
解除するように構成され、前記ＡＮＤゲート２４の出力
はインバータ２５を介して出力端子３にも供給されてい
る。
さらに、ＮＡＮＤゲート２６の第１．第２の入力端子に
前記Ｔフリップフロップ２２．２３の出力が供給され、
前記ＮＡＮＤゲート２６の出力はリセット信号として前
記第１の双安定回路１０ならびに前記第３の双安定回路
３０に供給されている。
前記Ｔフリップフロップ２２．２３の出力が供給され、
前記ＮＡＮＤゲート２６の出力はリセット信号として前
記第１の双安定回路１０ならびに前記第３の双安定回路
３０に供給されている。
なお、前記ＡＮＤゲート１３の第２の入力端子には前記
第４の双安定回路４０の出力が供給されるとともに前記
ＡＮＤゲート１９の第２の入力端子には前記第２の双安
定回路２０の出力が供給されている。
第４の双安定回路４０の出力が供給されるとともに前記
ＡＮＤゲート１９の第２の入力端子には前記第２の双安
定回路２０の出力が供給されている。
また、前記第２．第４の双安定回路２０．４０の出力は
ＮＡＮＤゲート２７の第１．第２の入力端子に供給され
、前記ＮＡＮＯゲート２１の出力はリセット信号として
前記第２．第４の双安定回路２０．４０に供給されてい
るが、このＮＡＮＤゲート２７は回路の初期化のために
設けられたもので、通常の動作には寄与しない。
ＮＡＮＤゲート２７の第１．第２の入力端子に供給され
、前記ＮＡＮＯゲート２１の出力はリセット信号として
前記第２．第４の双安定回路２０．４０に供給されてい
るが、このＮＡＮＤゲート２７は回路の初期化のために
設けられたもので、通常の動作には寄与しない。
以上のように構成された同期パルス発生回路について、
第１図および第２図を用いてその動作を説明する。第２
図は第１図の各部の信号波形を示したもので、第２図Ａ
は入力端子６に供給される信号波形を示したものであり
、第２図Ｂはクロック端子１に供給される信号波形を示
したものであり、第２図ＣはＡＮＤゲート１９の出力信
号波形を示したものであり、第２図りはＮＡＮＤゲート
１５の出力信号波形を示したものであり、第２図ＥはＮ
ＡＮＤゲート１６の出力信号波形を示したものであり、
同様に第２図Ｆ、叫Ｈ，１，Ｊ、に、Ｌ。
第１図および第２図を用いてその動作を説明する。第２
図は第１図の各部の信号波形を示したもので、第２図Ａ
は入力端子６に供給される信号波形を示したものであり
、第２図Ｂはクロック端子１に供給される信号波形を示
したものであり、第２図ＣはＡＮＤゲート１９の出力信
号波形を示したものであり、第２図りはＮＡＮＤゲート
１５の出力信号波形を示したものであり、第２図ＥはＮ
ＡＮＤゲート１６の出力信号波形を示したものであり、
同様に第２図Ｆ、叫Ｈ，１，Ｊ、に、Ｌ。
Ｍ、ＮはそれぞれＮＡＮＤゲート２１．１７．１８、Ａ
ＮＤゲート１３、ＮＡＮＤゲート７．８，１４，９゜１
１の出力信号波形を示したものである。また、第２図Ｏ
はＡＮＤゲート２４の出力信号波形を示したものであり
、第２図Ｐ、ＱはそれぞれＴフリップフロップ２２．２
３の出力信号波形を示したものであり、第２図ＲはＮＡ
ＮＤゲート２６の出力信号波形を示したものであり、第
２図Ｓはインバータ２５の出力信号波形を示したもので
ある。
ＮＤゲート１３、ＮＡＮＤゲート７．８，１４，９゜１
１の出力信号波形を示したものである。また、第２図Ｏ
はＡＮＤゲート２４の出力信号波形を示したものであり
、第２図Ｐ、ＱはそれぞれＴフリップフロップ２２．２
３の出力信号波形を示したものであり、第２図ＲはＮＡ
ＮＤゲート２６の出力信号波形を示したものであり、第
２図Ｓはインバータ２５の出力信号波形を示したもので
ある。
あらかじめ第３の双安定回路３０と第４の双安定回路４
０がリセットされているもとで、第２図の時刻ｔ１にお
いて入力信号のリーディングエツジが到来すると、それ
以前にＮＡＮＯゲート２０の出力レベル“１″に移行し
ているのでＡＮＤゲート１９の出力レベルが１″に移行
し、続いて、ＮＡＮＤゲート２１の出力レベルが“０″
に移行し、それによって第４の双安定回路４０がセット
されて、ＮＡＮＤゲート１７の出力レベルは゛１パに移
行し、ＮＡＮＤゲー１８の出力レベルは“０″に移行す
る。
０がリセットされているもとで、第２図の時刻ｔ１にお
いて入力信号のリーディングエツジが到来すると、それ
以前にＮＡＮＯゲート２０の出力レベル“１″に移行し
ているのでＡＮＤゲート１９の出力レベルが１″に移行
し、続いて、ＮＡＮＤゲート２１の出力レベルが“０″
に移行し、それによって第４の双安定回路４０がセット
されて、ＮＡＮＤゲート１７の出力レベルは゛１パに移
行し、ＮＡＮＤゲー１８の出力レベルは“０″に移行す
る。
なお、このときＡＮＤゲート１３の出力レベルが０″に
移行するので第１の双安定回路１０の出力状態も反転す
る。
移行するので第１の双安定回路１０の出力状態も反転す
る。
ＮＡＮＤゲート１８の出力レベルが０″に移行するとＡ
ＮＤゲート２４の出力レベルが０″に移行してカウンタ
５０のリセットが解除されるので、カーウンタ５０はク
ロック信号のカウント動作が可能な状態になる。
ＮＤゲート２４の出力レベルが０″に移行してカウンタ
５０のリセットが解除されるので、カーウンタ５０はク
ロック信号のカウント動作が可能な状態になる。
時刻ｔ２においてクロック信号のリーディングエツジが
到来すると、Ｔフリップ７０ツブ２２の出力レベルが“
１″に移行するが、他のゲートの出力レベルの変化はな
い。
到来すると、Ｔフリップ７０ツブ２２の出力レベルが“
１″に移行するが、他のゲートの出力レベルの変化はな
い。
時刻ｔ３におけるクロック信号のリーディングエツジの
到来によってＴフリップ７０ツブ２３の出力レベルが“
１″に移行し、時刻ｔ４におけるクロック信号のリーデ
ィングエツジの到来によってＴフリップフロップ２２の
出力レベルが゛１パに移行すると、ＮＡＮＤゲート２６
の出力レベルが０″に移行し、その結果、第３の双安定
回路３ＧがリセットされてＮＡＮＤゲート１５の出力レ
ベルが“０″に移行し、ＮＡＮＤゲート１Ｇの出力レベ
ルは１”に移行する。前記ＮＡＮＯゲート１５の出力レ
ベルの“°０“への移行によってＮＡＮＤゲート２１の
出力レベルが１′′に移行するとともに第４の双安定回
路４０がリセットされ、その結果、前記ＡＮＤゲート２
４の出力レベルは“１＃′に戻ってカウンタ５０がリセ
ットされる。
到来によってＴフリップ７０ツブ２３の出力レベルが“
１″に移行し、時刻ｔ４におけるクロック信号のリーデ
ィングエツジの到来によってＴフリップフロップ２２の
出力レベルが゛１パに移行すると、ＮＡＮＤゲート２６
の出力レベルが０″に移行し、その結果、第３の双安定
回路３ＧがリセットされてＮＡＮＤゲート１５の出力レ
ベルが“０″に移行し、ＮＡＮＤゲート１Ｇの出力レベ
ルは１”に移行する。前記ＮＡＮＯゲート１５の出力レ
ベルの“°０“への移行によってＮＡＮＤゲート２１の
出力レベルが１′′に移行するとともに第４の双安定回
路４０がリセットされ、その結果、前記ＡＮＤゲート２
４の出力レベルは“１＃′に戻ってカウンタ５０がリセ
ットされる。
時刻ｔ５において入力信号のトレイリングエツジが到来
すると、それ以前にＮΔＮＤゲート１８の出力レベルが
１″に移行しているのでＡＮＤゲート１３の出力レベル
が“１°９に移行し、続いて、ＮＡＮＤゲート１４の出
力レベルがＯ°′に移行し、それによって第２の双安定
回路２０がセットされて、ＮＡＮＯゲート９の出力レベ
ルは°゛１″に移行し、ＮＡＮＤゲート１１（７）出力
１．ｔベルは”Ｏ” に移ｔｊする。なお、このときＡ
ＮＤゲート１９の出力レベルが０”に移行するので第３
の双安定回路３０の出力状態も反転する。
すると、それ以前にＮΔＮＤゲート１８の出力レベルが
１″に移行しているのでＡＮＤゲート１３の出力レベル
が“１°９に移行し、続いて、ＮＡＮＤゲート１４の出
力レベルがＯ°′に移行し、それによって第２の双安定
回路２０がセットされて、ＮＡＮＯゲート９の出力レベ
ルは°゛１″に移行し、ＮＡＮＤゲート１１（７）出力
１．ｔベルは”Ｏ” に移ｔｊする。なお、このときＡ
ＮＤゲート１９の出力レベルが０”に移行するので第３
の双安定回路３０の出力状態も反転する。
ＮＡＮＯゲート２０の出力レベルが“０′”に移行する
とＡＮＤケート２４の出力レベルが“ｏ″に移行してカ
ウンタ５０のリセットが再び解除されるので、カウンタ
５０はクロック信号のカウント動作が可能な状態になる
。
とＡＮＤケート２４の出力レベルが“ｏ″に移行してカ
ウンタ５０のリセットが再び解除されるので、カウンタ
５０はクロック信号のカウント動作が可能な状態になる
。
時刻ｔ６におけるクロック信号のリーディングエツジの
到来によってＴフリップ７０ツブ２２の出力レベルが１
″に移行し、時刻ｔ７におけるりロック信号のリーディ
ングエツジの到来によってＴフリップ７０ツブ２３の出
力レベルが１′°に移行し、時刻ｔ８におけるクロック
信号のリーディングエツジの到来によって前記Ｔフリッ
プフロップ２２の出力レベルが再び１°“に移行すると
、ＮΔＮＤゲート２Ｇの出力レベルが“０″に移行して
第１の双安定回路１０がリセットされてＮＡＮＤゲート
７の出力レベルが“０″に、ＮＡＮＯゲート８の出力レ
ベルは“１″に移行する。前記ＮＡＮＤゲート７の出力
レベルの“０″への移行によってＮＡＮＤゲート１４の
出力レベルがパ１′′に移行するとともに第２の双安定
回路２０がリセットされ、その結果、前記ＡＮＤゲート
２４の出力レベルはＩｔ １１１に戻ってカウンタ５０
がリセットされる。
到来によってＴフリップ７０ツブ２２の出力レベルが１
″に移行し、時刻ｔ７におけるりロック信号のリーディ
ングエツジの到来によってＴフリップ７０ツブ２３の出
力レベルが１′°に移行し、時刻ｔ８におけるクロック
信号のリーディングエツジの到来によって前記Ｔフリッ
プフロップ２２の出力レベルが再び１°“に移行すると
、ＮΔＮＤゲート２Ｇの出力レベルが“０″に移行して
第１の双安定回路１０がリセットされてＮＡＮＤゲート
７の出力レベルが“０″に、ＮＡＮＯゲート８の出力レ
ベルは“１″に移行する。前記ＮＡＮＤゲート７の出力
レベルの“０″への移行によってＮＡＮＤゲート１４の
出力レベルがパ１′′に移行するとともに第２の双安定
回路２０がリセットされ、その結果、前記ＡＮＤゲート
２４の出力レベルはＩｔ １１１に戻ってカウンタ５０
がリセットされる。
このようにして、第１図の出力端子３からは第２図Ｓに
示したような、入力信号のリーディングエツジとトレイ
リングエツジに同期し、パルス幅がクロック信号の２〜
３周期分に等しい出力信号が得られる。また、出力信号
のパルス幅はカウンタ５０のビット数を増加させたり、
クロック信号の周波数を変更することによって任意に設
定づることかできる。
示したような、入力信号のリーディングエツジとトレイ
リングエツジに同期し、パルス幅がクロック信号の２〜
３周期分に等しい出力信号が得られる。また、出力信号
のパルス幅はカウンタ５０のビット数を増加させたり、
クロック信号の周波数を変更することによって任意に設
定づることかできる。
ところで、第１図の回路では入力信号にチャタリングが
含まれていてもこれを吸収する機能を有している。この
模様を説明すると、例えば第２図の時刻ｔ１から時刻ｔ
４までの間にチャタリングが発生して、入力端子１に供
給される入力信号のレベルが一時的にＯＩＩに移行した
としても、それ以前にＮＡＮＤゲート１８の出力レベル
がＯ″に移行しているので、ＡＮＤゲート１３の出力レ
ベルは変化せず、第４の双安定回路４０がセットされて
いる期間中に第２の双安定回路２０がセットされて動作
が異常になることはない。
含まれていてもこれを吸収する機能を有している。この
模様を説明すると、例えば第２図の時刻ｔ１から時刻ｔ
４までの間にチャタリングが発生して、入力端子１に供
給される入力信号のレベルが一時的にＯＩＩに移行した
としても、それ以前にＮＡＮＤゲート１８の出力レベル
がＯ″に移行しているので、ＡＮＤゲート１３の出力レ
ベルは変化せず、第４の双安定回路４０がセットされて
いる期間中に第２の双安定回路２０がセットされて動作
が異常になることはない。
第１図のＡＮＤゲート１３とＡＮＤゲート１９はこのよ
うに入力信号のチャタリングを吸収する目的で付加した
ちのであるが、入力信号にチャタリングが発生する恐れ
がない場合には前記ＡＮＤゲート１３とＡＮＤゲート１
９は削除できる。
うに入力信号のチャタリングを吸収する目的で付加した
ちのであるが、入力信号にチャタリングが発生する恐れ
がない場合には前記ＡＮＤゲート１３とＡＮＤゲート１
９は削除できる。
なお、第１図に示した本発明の実施例ではいずれもＮＡ
ＮＯゲートとＡＮＤゲートを用いて回路。
ＮＯゲートとＡＮＤゲートを用いて回路。
を構成しているが、これらは他の一致ゲートに置き換え
ることも可能である。例えば、第１図のＮＡＮＤゲート
をすべてＮＯＲゲートに変更し、ＡＮＤゲートをすべて
ＯＲゲートに変更したとしても、第２図に示した信号波
形の極性が反転するだけで、回路としては正常に動作す
る。
ることも可能である。例えば、第１図のＮＡＮＤゲート
をすべてＮＯＲゲートに変更し、ＡＮＤゲートをすべて
ＯＲゲートに変更したとしても、第２図に示した信号波
形の極性が反転するだけで、回路としては正常に動作す
る。
発明の効果
以上に示したように、本発明の同期パルス発生回路は、
入力信号のリーディングエツジにおいてセットされる第
１の双安定手段１０と、第１の入力端子に前記入力信号
が供給され、第２の入力端子に前記第１の双安定手段の
出力が供給される第１の一致ゲート１４と、前記第１の
一致ゲートの出力によってセットされる第２の双安定手
段２０と、入力信号のトレイリングエツジにおいてセッ
トされる第３の双安定手段３Ｇと、第１の入力端子に前
記入力信号が供給され、第２の入力端子に前記第３の双
安定手段の出力が供給される第２の一致ゲート２１と、
前記第２の一致ゲートの出力によってセットされる第４
の双安定手段４０と、クロック信号をカウントするカウ
ンタ５０と、前記第２の双安定手段もしくは第４の双安
定手段がセットされたときに前記カウンタにカウント動
作を行なわせしめる第１のコントロール手段〈実施例で
はＡＮＤＮＯゲートによって構成されている）と、前記
カウンタのカウント値が所定の値になったときに前記第
１、第２．第３．第４の双安定手段をリセットする第２
のコントロール手段（実施例ではＮＡＮＤゲート２６に
よって構成されている）と、前記第２の双安定手段と前
記第４の双安定手段から出力信号を取りだしたことを特
徴とするものであり、比較的簡単な回路構成で、入力信
号の所定のエツジに同期し、そのパルス幅が任意に設定
可能な出力信号を得ることができ、大なる効果を奏する
。
入力信号のリーディングエツジにおいてセットされる第
１の双安定手段１０と、第１の入力端子に前記入力信号
が供給され、第２の入力端子に前記第１の双安定手段の
出力が供給される第１の一致ゲート１４と、前記第１の
一致ゲートの出力によってセットされる第２の双安定手
段２０と、入力信号のトレイリングエツジにおいてセッ
トされる第３の双安定手段３Ｇと、第１の入力端子に前
記入力信号が供給され、第２の入力端子に前記第３の双
安定手段の出力が供給される第２の一致ゲート２１と、
前記第２の一致ゲートの出力によってセットされる第４
の双安定手段４０と、クロック信号をカウントするカウ
ンタ５０と、前記第２の双安定手段もしくは第４の双安
定手段がセットされたときに前記カウンタにカウント動
作を行なわせしめる第１のコントロール手段〈実施例で
はＡＮＤＮＯゲートによって構成されている）と、前記
カウンタのカウント値が所定の値になったときに前記第
１、第２．第３．第４の双安定手段をリセットする第２
のコントロール手段（実施例ではＮＡＮＤゲート２６に
よって構成されている）と、前記第２の双安定手段と前
記第４の双安定手段から出力信号を取りだしたことを特
徴とするものであり、比較的簡単な回路構成で、入力信
号の所定のエツジに同期し、そのパルス幅が任意に設定
可能な出力信号を得ることができ、大なる効果を奏する
。
また、前記第２の双安定手段がセットされているときに
は前記第２の一致ゲートへの入力信号の伝達を阻止し、
前記第４の双安定手段がセットされているときには前記
第１の一致ゲートへの入力信号の伝達を阻止する第３の
コントロール手段（実施例ではＡＮＤゲート１３とＡＮ
Ｄゲート１９によって構成されている）を備えているの
で、入力信号にチ１ゲタリングが生じてもこれを吸収す
ることができ、大なる効果を秦する。
は前記第２の一致ゲートへの入力信号の伝達を阻止し、
前記第４の双安定手段がセットされているときには前記
第１の一致ゲートへの入力信号の伝達を阻止する第３の
コントロール手段（実施例ではＡＮＤゲート１３とＡＮ
Ｄゲート１９によって構成されている）を備えているの
で、入力信号にチ１ゲタリングが生じてもこれを吸収す
ることができ、大なる効果を秦する。
第１図は本発明の一実施例における同期パルス。
発生回路の論理構成図、第２図は第１図の回路の動作を
説明するための信号波形図、第３図は従来例を示す論理
構成図、第４図は第３図の回路の動作を説明するための
信号波形図である。 １・・・入力端子、３・・・出力端子、６・・・クロッ
ク端子、１３．１９・・・ＡＮＤゲート、１４．２１・
・・ＮＡＮＤゲート、１０．２０．３０．４０・・・双
安定回路。 代理人 森 本 義 弘 区 ９５号る：６ ｇ ＠ ”８６ ＠ ： ＠ ｂε
鶴■０− π 筒 ｕｔｑ山（Ｑよ −ｂ￥−ｔ≧ Ｑ
λＱ叱り第３図 第４図
説明するための信号波形図、第３図は従来例を示す論理
構成図、第４図は第３図の回路の動作を説明するための
信号波形図である。 １・・・入力端子、３・・・出力端子、６・・・クロッ
ク端子、１３．１９・・・ＡＮＤゲート、１４．２１・
・・ＮＡＮＤゲート、１０．２０．３０．４０・・・双
安定回路。 代理人 森 本 義 弘 区 ９５号る：６ ｇ ＠ ”８６ ＠ ： ＠ ｂε
鶴■０− π 筒 ｕｔｑ山（Ｑよ −ｂ￥−ｔ≧ Ｑ
λＱ叱り第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、入力信号のリーディングエッジにおいてセットされ
る第１の双安定手段と、第１の入力端子に前記入力信号
が供給され、第２の入力端子に前記第１の双安定手段の
出力が供給される第１の一致ゲートと、前記第１の一致
ゲートの出力によってセットされる第２の双安定手段と
、入力信号のトレイリングエッジにおいてセットされる
第３の双安定手段と、第１の入力端子に前記入力信号が
供給され、第２の入力端子に前記第３の双安定手段の出
力が供給される第２の一致ゲートと、前記第２の一致ゲ
ートの出力によってセットされる第４の双安定手段と、
クロック信号をカウントするカウンタと、前記第２の双
安定手段もしくは前記第４の双安定手段がセットされた
ときに前記カウンタにカウント動作を行なわせしめる第
１のコントロール手段と、前記カウンタのカウント値が
所定の値になったときに前記第１、第２、第３、第４の
双安定手段をリセットする第２のコントロール手段を具
備し、前記第２の双安定手段と前記第４の双安定手段か
ら出力信号を取りだしたことを特徴とする同期パルス発
生回路。 ２、一方の入力端子に第２の双安定手段の出力が供給さ
れ、他方の入力端子に第４の双安定手段の出力が供給さ
れる第３の一致ゲートの出力をリセット信号としてカウ
ンタに供給することによって第１のコントロール手段を
構成し、入力端子に前記カウンタの複数のステージの出
力が供給される第５の一致ゲートの出力をリセット信号
として第１および第２の双安定手段に供給することによ
って第２のコントロール手段を構成したことを特徴とす
る特許請求の範囲第１項記載の同期パルス発生回路。 ３、入力信号のリーディングエッジにおいてセットされ
る第１の双安定手段と、第１の入力端子に前記入力信号
が供給され、第２の入力端子に前記第１の双安定手段の
出力が供給される第１の一致ゲートと、前記第１の一致
ゲートの出力によってセットされる第２の双安定手段と
、入力信号のトレイリングエッジにおいてセットされる
第３の双安定手段と、第１の入力端子に前記入力信号が
供給され、第２の入力端子に前記第３の双安定手段の出
力が供給される第２の一致ゲートと、前記第２の一致ゲ
ートの出力によってセットされる第４の双安定手段と、
クロック信号をカウントするカウンタと、前記第２の双
安定手段もしくは前記第４の双安定手段がセットされた
ときに前記カウンタにカウント動作をおこなわせしめる
第１のコントロール手段と、前記カウンタのカウント値
が所定の値になったときに前記第１、第２、第３、第４
の双安定手段をリセットする第２のコントロール手段と
、前記第２の双安定手段セットされているときには前記
第２の一致ゲートへの入力信号の伝達を阻止し、前記第
４の双安定手段がセットされているときには前記第１の
一致ゲートへの入力信号の伝達を阻止する第３のコント
ロール手段を具備し、前記第２の双安定手段と前記第４
の双安定手段から主力信号を取りだしたことを特徴とす
る同期パルス発生回路。 ４、一方の入力端子に第２の双安定手段の出力が供給さ
れ、他方の入力端子に第４の双安定手段の出力が供給さ
れる第３の一致ゲートの出力をリセット信号としてカウ
ンタに供給することによって第１のコントロール手段を
構成し、入力端子に前記カウンタの複数のステージの出
力が供給される第５の一致ゲートの出力をリセット信号
として第１および第２の双安定手段に供給することによ
って第２のコントロール手段を構成し、一方の入力端子
に入力信号が供給され、他方の入力端子に前記第４の双
安定手段の出力が供給される第６の一致ゲートと、一方
の入力端子に入力信号が供給され、他方の入力端子に前
記第２の双安定手段の出力が供給される第７の一致ゲー
トによって第３のコントロール手段を構成したことを特
徴とする特許請求の範囲第３項記載の同期パルス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001818A JPS61161013A (ja) | 1985-01-08 | 1985-01-08 | 同期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001818A JPS61161013A (ja) | 1985-01-08 | 1985-01-08 | 同期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161013A true JPS61161013A (ja) | 1986-07-21 |
| JPH0351331B2 JPH0351331B2 (ja) | 1991-08-06 |
Family
ID=11512142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001818A Granted JPS61161013A (ja) | 1985-01-08 | 1985-01-08 | 同期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161013A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043828A (ja) * | 1973-08-22 | 1975-04-19 | ||
| JPS5325346A (en) * | 1976-08-20 | 1978-03-09 | Matsushita Electric Ind Co Ltd | Digital delay circuit |
| JPS57201319A (en) * | 1981-06-04 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Synchronizing pulse generating circuit |
-
1985
- 1985-01-08 JP JP60001818A patent/JPS61161013A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043828A (ja) * | 1973-08-22 | 1975-04-19 | ||
| JPS5325346A (en) * | 1976-08-20 | 1978-03-09 | Matsushita Electric Ind Co Ltd | Digital delay circuit |
| JPS57201319A (en) * | 1981-06-04 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Synchronizing pulse generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351331B2 (ja) | 1991-08-06 |
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