JPH0351331B2 - - Google Patents
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- JPH0351331B2 JPH0351331B2 JP60001818A JP181885A JPH0351331B2 JP H0351331 B2 JPH0351331 B2 JP H0351331B2 JP 60001818 A JP60001818 A JP 60001818A JP 181885 A JP181885 A JP 181885A JP H0351331 B2 JPH0351331 B2 JP H0351331B2
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- JP
- Japan
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- output
- bistable circuit
- supplied
- signal
- input terminal
- Prior art date
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は入力信号のリーデイングエツジならび
にトレイリングエツジに同期したワンシヨツトパ
ルスを発生する同期パルス発生回路に関するもの
である。
にトレイリングエツジに同期したワンシヨツトパ
ルスを発生する同期パルス発生回路に関するもの
である。
従来の技術
従来から種々のデイジタルシステムを構成する
際に、例えば、回転体の回転検出信号を生成する
目的のために、入力信号のリーデイングエツジな
らびにトレイリングエツジに同期したワンシヨツ
トパルスを発生させる必要性がしばしば生じる。
際に、例えば、回転体の回転検出信号を生成する
目的のために、入力信号のリーデイングエツジな
らびにトレイリングエツジに同期したワンシヨツ
トパルスを発生させる必要性がしばしば生じる。
特公昭57−37252号公報（以後、文献１と略記
する。）には入力信号のエツジに同期したパルス
信号を３個のNANDゲートによつて構成した例
が示されており、第３図にその論理構成図を示
し、第４図に各部の信号波形図を示す。第４図Ａ
は入力端子１に供給される信号波形を示したもの
であり、第４図ＢはNANDゲート２の出力信号
波形、すなわち出力端子３に現われる信号波形を
示したものであり、第４図ＣはNANDゲート４
の出力信号波形を示したものであり、第４図Ｄは
NANDゲート５の出力信号波形を示したもので
ある。
する。）には入力信号のエツジに同期したパルス
信号を３個のNANDゲートによつて構成した例
が示されており、第３図にその論理構成図を示
し、第４図に各部の信号波形図を示す。第４図Ａ
は入力端子１に供給される信号波形を示したもの
であり、第４図ＢはNANDゲート２の出力信号
波形、すなわち出力端子３に現われる信号波形を
示したものであり、第４図ＣはNANDゲート４
の出力信号波形を示したものであり、第４図Ｄは
NANDゲート５の出力信号波形を示したもので
ある。
発明が解決しようとする問題点
第４図からも明らかなように、出力端子３から
は入力信号のリーデイングエツジに同期して、３
ゲート分の遅延時間に相当するパルス幅を有する
出力信号が得られるが、この出力信号を受け取る
側のブロツクが第３図の回路ブロツクから離れて
いると、配線の浮遊容量などによつて幅の狭いパ
ルスでは消滅してしまう恐れがある。
は入力信号のリーデイングエツジに同期して、３
ゲート分の遅延時間に相当するパルス幅を有する
出力信号が得られるが、この出力信号を受け取る
側のブロツクが第３図の回路ブロツクから離れて
いると、配線の浮遊容量などによつて幅の狭いパ
ルスでは消滅してしまう恐れがある。
また、第４図Ａの入力信号のエツジの近傍にチ
ヤタリングが発生すると出力信号にもの影響が現
われて問題が多かつた。
ヤタリングが発生すると出力信号にもの影響が現
われて問題が多かつた。
さらには、出力信号のパルス幅を任意に設定で
きるようにするには、第３図の回路にカウンタ回
路を組み合わせることになるが、その場合、同じ
回路を２組用意し、一方の入力信号のリーデイン
グエツジに同期させ、他方を入力信号のトレイリ
ングエツジに同期させることによつて、入力信号
のリーデイングエツジならびにトレイリングエツ
ジに同期したワンシヨツトパルスを発生させよう
とすると回路構成が複雑になるなどの問題があつ
た。
きるようにするには、第３図の回路にカウンタ回
路を組み合わせることになるが、その場合、同じ
回路を２組用意し、一方の入力信号のリーデイン
グエツジに同期させ、他方を入力信号のトレイリ
ングエツジに同期させることによつて、入力信号
のリーデイングエツジならびにトレイリングエツ
ジに同期したワンシヨツトパルスを発生させよう
とすると回路構成が複雑になるなどの問題があつ
た。
問題点を解決するための手段
前記した問題点を解決するために本発明の同期
パルス発生回路は、入力信号のリーデイングエツ
ジにおいてセツトされる第１の双安定回路と、第
１の入力端子に前記入力信号の反転信号が供給さ
れ、第２の入力端子に前記第１の双安定回路の出
力が供給される第１の一致ゲートと、前記第１の
一致ゲートの出力によつてセツトされる第２の双
安定回路と、入力信号のトレイリングエツジにお
いてセツトされる第３の双安定回路と、第１の入
力端子に前記入力信号が供給され、第２の入力端
子に前記第３の双安定回路の出力が供給される第
２の一致ゲートと、前記第２の一致ゲートの出力
によつてセツトされる第４の双安定回路と、クロ
ツク信号をカウントするカウンタと、前記第２の
双安定回路もしくは前記第４の双安定回路がセツ
トされたときに前記カウンタにカウント動作を行
なわせしめる第１のコントロール手段と、前記カ
ウンタのカウント値が所定の値になつたときに前
記第１、第２、第３、第４の双安定回路をリセツ
トする第２のコントロール手段を具備し、前記第
２の双安定回路と前記第４の双安定回路から前記
入力信号のリーデイングエツジならびにトレイリ
ングエツジに同期した出力信号を取り出したこと
を特徴とするものである。
パルス発生回路は、入力信号のリーデイングエツ
ジにおいてセツトされる第１の双安定回路と、第
１の入力端子に前記入力信号の反転信号が供給さ
れ、第２の入力端子に前記第１の双安定回路の出
力が供給される第１の一致ゲートと、前記第１の
一致ゲートの出力によつてセツトされる第２の双
安定回路と、入力信号のトレイリングエツジにお
いてセツトされる第３の双安定回路と、第１の入
力端子に前記入力信号が供給され、第２の入力端
子に前記第３の双安定回路の出力が供給される第
２の一致ゲートと、前記第２の一致ゲートの出力
によつてセツトされる第４の双安定回路と、クロ
ツク信号をカウントするカウンタと、前記第２の
双安定回路もしくは前記第４の双安定回路がセツ
トされたときに前記カウンタにカウント動作を行
なわせしめる第１のコントロール手段と、前記カ
ウンタのカウント値が所定の値になつたときに前
記第１、第２、第３、第４の双安定回路をリセツ
トする第２のコントロール手段を具備し、前記第
２の双安定回路と前記第４の双安定回路から前記
入力信号のリーデイングエツジならびにトレイリ
ングエツジに同期した出力信号を取り出したこと
を特徴とするものである。
作 用
本発明では前記した構成によつて、出力信号の
パルス幅はクロツク信号の周波数によつて任意に
設定でき、しかも、入力信号のリーデイングエツ
ジならびにトレイリングエツジに同期した出力信
号が作成される。
パルス幅はクロツク信号の周波数によつて任意に
設定でき、しかも、入力信号のリーデイングエツ
ジならびにトレイリングエツジに同期した出力信
号が作成される。
実施例
以下、本発明の実施例について図面を参照しな
がら説明する。
がら説明する。
第１図は本発明の一実施例における同期パルス
発生回路の論理構成図を示したものであり、１は
入力信号が供給される入力端子であり、３は同期
パルス出力される出力端子であり、６は出力信号
のパルス幅を決定するためのクロツク信号が供給
されるクロツク端子である。
発生回路の論理構成図を示したものであり、１は
入力信号が供給される入力端子であり、３は同期
パルス出力される出力端子であり、６は出力信号
のパルス幅を決定するためのクロツク信号が供給
されるクロツク端子である。
第１図に示した同期パルス発生回路は、大別す
ると、出力パルス幅を設定するための、クロツク
パルスをカウントする、ANDゲート２４、
NANDゲート２６およびカウンタ５０から成る
カウント手段と、入力信号のリーデイングエツジ
に同期して前記カウント手段を作動させる、イン
バータ１２、双安定回路１０，２０および
NANDゲード１４から成る第１のゲート手段と、
入力信号のトレイリングエツジに同期して前記カ
ウント手段を作動させる、双安定回路３０，４０
およびNANDゲート２１から成る第２のゲート
手段の３つのブロツクからなる。
ると、出力パルス幅を設定するための、クロツク
パルスをカウントする、ANDゲート２４、
NANDゲート２６およびカウンタ５０から成る
カウント手段と、入力信号のリーデイングエツジ
に同期して前記カウント手段を作動させる、イン
バータ１２、双安定回路１０，２０および
NANDゲード１４から成る第１のゲート手段と、
入力信号のトレイリングエツジに同期して前記カ
ウント手段を作動させる、双安定回路３０，４０
およびNANDゲート２１から成る第２のゲート
手段の３つのブロツクからなる。
動作の概略を述べると、入力信号のリーデイン
グエツジが到来すると、これに応動して前記第１
のゲート手段が、前記カウント手段を作動させる
とともに出力信号を“１”に移行せしめる。前記
カウント手段は所定時間経過後に前記第１のゲー
ト手段の動作を停止させる。
グエツジが到来すると、これに応動して前記第１
のゲート手段が、前記カウント手段を作動させる
とともに出力信号を“１”に移行せしめる。前記
カウント手段は所定時間経過後に前記第１のゲー
ト手段の動作を停止させる。
また、入力信号のトレイリングエツジが到来す
ると、これに応動して前記第２のゲート手段が、
前記カウント手段を作動させるとともに出力信号
を“１”に移行せしめる。前記カウント手段は所
定時間経過後に前記第２のゲート手段の動作を停
止させる。
ると、これに応動して前記第２のゲート手段が、
前記カウント手段を作動させるとともに出力信号
を“１”に移行せしめる。前記カウント手段は所
定時間経過後に前記第２のゲート手段の動作を停
止させる。
以下に第１図に示す同期パルス発生回路の詳細
な説明を行う。
な説明を行う。
第１図において、NANDゲート７とNANDゲ
ート８のそれぞれの一方の入力端子と出力端子が
クロスカツプリング接続されて第１の双安定回路
１０が構成され、前記第１の双安定回路１０は入
力端子１に供給される入力信号のリーデイングエ
ツジにおいてセツトされる。NANDゲート９と
NANDゲート１１のそれぞれの一方の入力端子
と出力端子がクロスカツプリング接続されて第２
の双安定回路２０が構成され、第１の入力端子に
インバータ１２とANDゲート１３を介して前記
入力信号が供給され、第２の入力端子に前記第１
の双安定回路１０の出力が供給されるNANDゲ
ート１４の出力によつて前記第２の双安定回路２
０がセツトされる。
ート８のそれぞれの一方の入力端子と出力端子が
クロスカツプリング接続されて第１の双安定回路
１０が構成され、前記第１の双安定回路１０は入
力端子１に供給される入力信号のリーデイングエ
ツジにおいてセツトされる。NANDゲート９と
NANDゲート１１のそれぞれの一方の入力端子
と出力端子がクロスカツプリング接続されて第２
の双安定回路２０が構成され、第１の入力端子に
インバータ１２とANDゲート１３を介して前記
入力信号が供給され、第２の入力端子に前記第１
の双安定回路１０の出力が供給されるNANDゲ
ート１４の出力によつて前記第２の双安定回路２
０がセツトされる。
また、NANDゲート１５とNANDゲート１６
のそれぞれの一方の入力端子と出力端子がクロス
カツプリング接続されて第３の双安定回路３０が
構成され、前記第３の双安定回路３０は入力端子
１に供給される入力信号のトレイリングエツジに
おいてセツトされる。NANDゲート１７と
NANDゲート１８のそれぞれの一方の入力端子
と出力端子がクロスカツプリング接続されて第４
の双安定回路４０が構成され、第１の入力端子に
ANDゲート１９を介して前記入力信号が供給さ
れ、第２の入力端子に前記第３の双安定回路３０
の出力が供給されるNANDゲート２１の出力に
よつて前記第４の双安定回路４０がセツトされ
る。
のそれぞれの一方の入力端子と出力端子がクロス
カツプリング接続されて第３の双安定回路３０が
構成され、前記第３の双安定回路３０は入力端子
１に供給される入力信号のトレイリングエツジに
おいてセツトされる。NANDゲート１７と
NANDゲート１８のそれぞれの一方の入力端子
と出力端子がクロスカツプリング接続されて第４
の双安定回路４０が構成され、第１の入力端子に
ANDゲート１９を介して前記入力信号が供給さ
れ、第２の入力端子に前記第３の双安定回路３０
の出力が供給されるNANDゲート２１の出力に
よつて前記第４の双安定回路４０がセツトされ
る。
一方、Ｔフリツプフロツプ２２とＴフリツプフ
ロツプ２３によつて２ビツトのカウンタ５０が構
成され、前記カウンタ５０はクロツク端子６に供
給されるクロツク信号をカウントする。また、前
記第２の双安定回路２０もしくは前記第４の双安
定回路４０がセツトされたときにANDゲート２
４による前記カウンタ５０のリセツトを解除する
ように構成され、前記ANDゲート２４の出力は
インバータ２５を介して出力端子３にも供給され
ている。
ロツプ２３によつて２ビツトのカウンタ５０が構
成され、前記カウンタ５０はクロツク端子６に供
給されるクロツク信号をカウントする。また、前
記第２の双安定回路２０もしくは前記第４の双安
定回路４０がセツトされたときにANDゲート２
４による前記カウンタ５０のリセツトを解除する
ように構成され、前記ANDゲート２４の出力は
インバータ２５を介して出力端子３にも供給され
ている。
さらに、NANDゲート２６の第１、第２の入
力端子に前記Ｔフリツプフロツプ２２，２３の出
力が供給され、前記NANDゲート２６の出力は
リセツト信号として前記第１の双安定回路１０な
らびに前記第３の双安定回路３０に供給されてい
る。
力端子に前記Ｔフリツプフロツプ２２，２３の出
力が供給され、前記NANDゲート２６の出力は
リセツト信号として前記第１の双安定回路１０な
らびに前記第３の双安定回路３０に供給されてい
る。
なお、前記ANDゲート１３の第２の入力端子
には前記第４の双安定回路４０の出力が供給され
るとともに前記ANDゲート１９の第２の入力端
子には前記第２の双安定回路20の出力が供給され
ている。また、前記第２、第４の双安定回路２
０，４０の出力はNANDゲート２７の第１、第
２の入力端子に供給され、前記NANDゲート２
７の出力はリセツト信号として前記第２、第４の
双安定回路２０，４０に供給されているが、この
NANDゲート２７は回路の初期化のために設け
られたもので、通常の動作には寄与しない。
には前記第４の双安定回路４０の出力が供給され
るとともに前記ANDゲート１９の第２の入力端
子には前記第２の双安定回路20の出力が供給され
ている。また、前記第２、第４の双安定回路２
０，４０の出力はNANDゲート２７の第１、第
２の入力端子に供給され、前記NANDゲート２
７の出力はリセツト信号として前記第２、第４の
双安定回路２０，４０に供給されているが、この
NANDゲート２７は回路の初期化のために設け
られたもので、通常の動作には寄与しない。
以上のように構成された同期パルス発生回路に
ついて、第１図および第２図を用いてその動作を
説明する。第２図は第１図の各部の信号波形を示
したもので、第２図Ａはクロツク端子６に供給さ
れる信号波形を示したものであり、第２図Ｂは入
力端子１に供給される信号波形を示したものであ
り、第２図ＣはANDゲート１９の出力信号波形
を示したものであり、第２図ＤはNANDゲート
１５の出力信号波形を示したものであり、第２図
ＥはNANDゲート１６の出力信号波形を示した
ものであり、同様に第２図Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，
Ｋ，Ｌ，Ｍ，ＮはそれぞれNANDゲート２１，
１７，１８、ANDゲート１３、NANDゲート
７，８，１４，９，１１の出力信号波形を示した
ものである。また、第２図ＯはANDゲート２４
の出力信号波形を示したものであり、第２図Ｐ，
ＱはそれぞれＴフリツプフロツプ２２，２３の出
力信号波形を示したものであり、第２図Ｒは
NANDゲート２６の出力信号波形を示したもの
であり、第２図Ｓはインバータ２５の出力信号波
形を示したものである。
ついて、第１図および第２図を用いてその動作を
説明する。第２図は第１図の各部の信号波形を示
したもので、第２図Ａはクロツク端子６に供給さ
れる信号波形を示したものであり、第２図Ｂは入
力端子１に供給される信号波形を示したものであ
り、第２図ＣはANDゲート１９の出力信号波形
を示したものであり、第２図ＤはNANDゲート
１５の出力信号波形を示したものであり、第２図
ＥはNANDゲート１６の出力信号波形を示した
ものであり、同様に第２図Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，
Ｋ，Ｌ，Ｍ，ＮはそれぞれNANDゲート２１，
１７，１８、ANDゲート１３、NANDゲート
７，８，１４，９，１１の出力信号波形を示した
ものである。また、第２図ＯはANDゲート２４
の出力信号波形を示したものであり、第２図Ｐ，
ＱはそれぞれＴフリツプフロツプ２２，２３の出
力信号波形を示したものであり、第２図Ｒは
NANDゲート２６の出力信号波形を示したもの
であり、第２図Ｓはインバータ２５の出力信号波
形を示したものである。
あらかじめ第３の双安定回路３０と第４の双安
定回路４０がリセツトされているもとで、第２図
の時刻t1において入力信号のリーデイングエツジ
が到来すると、それ以前にNANDゲート１１の
出力レベル“１”に移行しているのでANDゲー
ト１９の出力レベルが“１”に移行し、続いて、
NANDゲート２１の出力レベルが“０”に移行
し、それによつて第４の双安定回路４０がセツト
されて、NANDゲート１７の出力レベルは“１”
に移行し、NANDゲート１８の出力レベルは
“０”に移行する。なお、このときANDゲート１
３の出力レベルが“０”に移行するので第１の双
安定回路１０の出力状態も反転する。
定回路４０がリセツトされているもとで、第２図
の時刻t1において入力信号のリーデイングエツジ
が到来すると、それ以前にNANDゲート１１の
出力レベル“１”に移行しているのでANDゲー
ト１９の出力レベルが“１”に移行し、続いて、
NANDゲート２１の出力レベルが“０”に移行
し、それによつて第４の双安定回路４０がセツト
されて、NANDゲート１７の出力レベルは“１”
に移行し、NANDゲート１８の出力レベルは
“０”に移行する。なお、このときANDゲート１
３の出力レベルが“０”に移行するので第１の双
安定回路１０の出力状態も反転する。
NANDゲート１８の出力レベルが“０”に移
行するとANDゲート２４の出力レベルが“０”
に移行してカウンタ５０のリセツトが解除される
ので、カウンタ５０はクロツク信号のカウント動
作が可能な状態になる。
行するとANDゲート２４の出力レベルが“０”
に移行してカウンタ５０のリセツトが解除される
ので、カウンタ５０はクロツク信号のカウント動
作が可能な状態になる。
時刻t2においてクロツク信号のリーデイングエ
ツジが到来すると、Ｔフリツプフロツプ２２の出
力レベルが“１“に移行するが、他のゲートの出
力レベルの変化はない。
ツジが到来すると、Ｔフリツプフロツプ２２の出
力レベルが“１“に移行するが、他のゲートの出
力レベルの変化はない。
時刻t3におけるクロツク信号のリーデイングエ
ツジの到来によつてＴフリツプフロツプ２３の出
力レベルが“１”に移行し、時刻t4におけるクロ
ツク信号のリーデイングエツジの到来によつてＴ
フリツプフロツプ２２の出力レベルが“１”に移
行すると、NANDゲート２６の出力レベルが
“０”に移行し、その結果、第３の双安定回路３
０がリセツトされてNANDゲート１５の出力レ
ベルが“０”に移行し、NANDゲート１６の出
力レベルは“１”に移行する。前記NANDゲー
ト１５の出力レベルの“０”への移行によつて
NANDゲート２１の出力レベルが“１”に移行
するとともに第４の双安定回路４０がリセツトさ
れ、その結果、前記ANDゲート２４の出力レベ
ルは“１”に戻つてカウンタ５０がリセツトされ
る。
ツジの到来によつてＴフリツプフロツプ２３の出
力レベルが“１”に移行し、時刻t4におけるクロ
ツク信号のリーデイングエツジの到来によつてＴ
フリツプフロツプ２２の出力レベルが“１”に移
行すると、NANDゲート２６の出力レベルが
“０”に移行し、その結果、第３の双安定回路３
０がリセツトされてNANDゲート１５の出力レ
ベルが“０”に移行し、NANDゲート１６の出
力レベルは“１”に移行する。前記NANDゲー
ト１５の出力レベルの“０”への移行によつて
NANDゲート２１の出力レベルが“１”に移行
するとともに第４の双安定回路４０がリセツトさ
れ、その結果、前記ANDゲート２４の出力レベ
ルは“１”に戻つてカウンタ５０がリセツトされ
る。
時刻t5において入力信号のトレイリングエツジ
が到来すると、それ以前にNANDゲート１８の
出力レベルが“１”に移行しているのでANDゲ
ート１３の出力レベルが“１”に移行し、続い
て、NANDゲート１４の出力レベルが“０”に
移行し、それによつて第２の双安定回路２０がセ
ツトされて、NANDゲート９の出力レベルは
“１”に移行し、NANDゲート１１の出力レベル
は“０”に移行する。なお、このときANDゲー
ト１９の出力レベルが“０”に移行するので第３
の双安定回路３０の出力状態も反転する。
が到来すると、それ以前にNANDゲート１８の
出力レベルが“１”に移行しているのでANDゲ
ート１３の出力レベルが“１”に移行し、続い
て、NANDゲート１４の出力レベルが“０”に
移行し、それによつて第２の双安定回路２０がセ
ツトされて、NANDゲート９の出力レベルは
“１”に移行し、NANDゲート１１の出力レベル
は“０”に移行する。なお、このときANDゲー
ト１９の出力レベルが“０”に移行するので第３
の双安定回路３０の出力状態も反転する。
NANDゲート１１の出力レベルが“０”に移
行するとANDゲート２４の出力レベルが“０”
に移行してカウンタ５０のリセツトが再び解除さ
れるので、カウンタ５０はクロツク信号のカウン
ト動作が可能な状態になる。
行するとANDゲート２４の出力レベルが“０”
に移行してカウンタ５０のリセツトが再び解除さ
れるので、カウンタ５０はクロツク信号のカウン
ト動作が可能な状態になる。
時刻t6におけるクロツク信号のリーデイングエ
ツジの到来によつてＴフリツプフロツプ２２の出
力レベルが“１”に移行し、時刻t7におけるクロ
ツク信号のリーデイングエツジの到来によつてＴ
フリツプフロツプ２３の出力レベルが“１”に移
行し、時刻t8におけるクロツク信号のリーデイン
グエツジの到来によつて前記Ｔフリツプフロツプ
２２の出力レベルが再び“１”に移行すると、
NANDゲート２６が出力レベルが“０”に移行
して第１の双安定回路１０がリセツトされて
NANDゲート７の出力レベルが“０”に、
NANDゲート８の出力レベルは“１”に移行す
る。前記NANDゲート７の出力レベルの“０”
への移行によつてNANDゲート１４の出力レベ
ルが“１”に移行するとともに第２の双安定回路
２０がリセツトされ、その結果、前記ANDゲー
ト２４の出力レベルは“１”に戻つてカウンタ５
０がリセツトされる。
ツジの到来によつてＴフリツプフロツプ２２の出
力レベルが“１”に移行し、時刻t7におけるクロ
ツク信号のリーデイングエツジの到来によつてＴ
フリツプフロツプ２３の出力レベルが“１”に移
行し、時刻t8におけるクロツク信号のリーデイン
グエツジの到来によつて前記Ｔフリツプフロツプ
２２の出力レベルが再び“１”に移行すると、
NANDゲート２６が出力レベルが“０”に移行
して第１の双安定回路１０がリセツトされて
NANDゲート７の出力レベルが“０”に、
NANDゲート８の出力レベルは“１”に移行す
る。前記NANDゲート７の出力レベルの“０”
への移行によつてNANDゲート１４の出力レベ
ルが“１”に移行するとともに第２の双安定回路
２０がリセツトされ、その結果、前記ANDゲー
ト２４の出力レベルは“１”に戻つてカウンタ５
０がリセツトされる。
このようにして、第１図の出力端子３からは第
２図Ｓに示したような、入力信号のリーデイング
エツジとトレイリングエツジに同期し、パルス幅
がクロツク信号の２〜３周期分に等しい出力信号
が得られる。また、出力信号のパルス幅はカウン
タ５０のビツト数を増加させたり、クロツク信号
の周波数を変更できることによつて任意に設定す
ることができる。
２図Ｓに示したような、入力信号のリーデイング
エツジとトレイリングエツジに同期し、パルス幅
がクロツク信号の２〜３周期分に等しい出力信号
が得られる。また、出力信号のパルス幅はカウン
タ５０のビツト数を増加させたり、クロツク信号
の周波数を変更できることによつて任意に設定す
ることができる。
ところで、第１図の回路では入力信号にチヤタ
リングが含まれていてもこれを吸収する機能を有
している。この模様を説明すると、例えば第２図
の時刻t1から時刻t4までの間にチヤタリングが発
生して、入力端子１に供給される入力信号のレベ
ルが一時的に“０”に移行したとしても、それ以
前にNANDゲート１８の出力レベルが“０”に
移行しているので、ANDゲート１３の出力レベ
ルは変化せず、第４の双安定回路４０がセツトさ
れている期間中に第２の双安定回路２０がセツト
されて動作が異常になることはない。
リングが含まれていてもこれを吸収する機能を有
している。この模様を説明すると、例えば第２図
の時刻t1から時刻t4までの間にチヤタリングが発
生して、入力端子１に供給される入力信号のレベ
ルが一時的に“０”に移行したとしても、それ以
前にNANDゲート１８の出力レベルが“０”に
移行しているので、ANDゲート１３の出力レベ
ルは変化せず、第４の双安定回路４０がセツトさ
れている期間中に第２の双安定回路２０がセツト
されて動作が異常になることはない。
第１図のANDゲート１３とANDゲート１９は
このように入力信号のチヤタリングを吸収する目
的で付加したものであるが、入力信号にチヤタリ
ングが発生する恐れがない場合には、これまでの
説明からもわかるように、NANDゲート１８の
出力をANDゲート１３の入力端子に供給する手
段と、NANDゲート１１の出力をANDゲート１
９の入力端子に供給する手段のいずれもが不要と
なる。したがつて、その場合には、ANDゲート
１３とANDゲート１９を削除し、インバータ１
２の出力を直接にNANDゲート７およびNAND
ゲート１４の入力端子に供給するとともに、入力
端子１に供給される入力信号を直後にNANDゲ
ート１５およびNANDゲート２１の入力端子に
供給すればよい。
このように入力信号のチヤタリングを吸収する目
的で付加したものであるが、入力信号にチヤタリ
ングが発生する恐れがない場合には、これまでの
説明からもわかるように、NANDゲート１８の
出力をANDゲート１３の入力端子に供給する手
段と、NANDゲート１１の出力をANDゲート１
９の入力端子に供給する手段のいずれもが不要と
なる。したがつて、その場合には、ANDゲート
１３とANDゲート１９を削除し、インバータ１
２の出力を直接にNANDゲート７およびNAND
ゲート１４の入力端子に供給するとともに、入力
端子１に供給される入力信号を直後にNANDゲ
ート１５およびNANDゲート２１の入力端子に
供給すればよい。
なお、第１図に示した本発明の実施例ではいず
れもNANDゲートとANDゲートを用いて回路を
構成しているが、これらは他の一致ゲートに置き
換えることも可能である。例えば、第１図の
NANDゲートをすべてNORゲートに変更し、
ANDゲートにすべてORゲートに変更したとして
も、第２図に示した信号波形の極性が反転するだ
けで、回路としては正常に動作する。
れもNANDゲートとANDゲートを用いて回路を
構成しているが、これらは他の一致ゲートに置き
換えることも可能である。例えば、第１図の
NANDゲートをすべてNORゲートに変更し、
ANDゲートにすべてORゲートに変更したとして
も、第２図に示した信号波形の極性が反転するだ
けで、回路としては正常に動作する。
発明の効果
以上に示したように、本発明の同期パルス発生
回路は、入力信号のリーデイングエツジにおいて
セツトされる第１の双安定回路１０と、第１の入
力端子に、インバータ１２ならびにANDゲート
１３を介して、前記入力信号の反転信号が供給さ
れ、第２の入力端子に前記第１の双安定回路の出
力が供給される第１の一致ゲート（NANDゲー
ト１４）と、前記第１の一致ゲートの出力によつ
てセツトされる第２の双安定回路２０と、入力信
号のトレイリングエツジにおいてセツトされる第
３の双安定回路３０と、第１の入力端子に前記入
力信号が供給され、第２の入力端子に前記第３の
双安定回路の出力が供給される第２の一致ゲート
（NANDゲート２１）と、前記第２の一致ゲート
の出力によつてセツトされる第４の双安定回路４
０と、クロツク信号をカウンするカウンタ５０
と、前記第２の双安定回路もしくは前記第４の双
安定回路がセツトされたときに前記カウンタにカ
ウント動作を行なわせしめる第１のコントロール
手段（第１図に示した実施例では、一方の入力端
子に第２の双安定回路の出力が供給され、他方の
入力端子に第４の双安定回路の出力が供給される
ANDゲート２４の出力をリセツト信号としてカ
ウンタに供給することによつて第１のコントロー
ル手段を構成している。）と、前記カウンタのカ
ウント値が所定の値になつたときに前記第１、第
２、第３、第４の双安定回路をリセツトする第２
のコントロール手段（第１図に示した実施例で
は、入力端子にカウンタ５０を構成するフリツプ
フロツプ２２，２３の出力が供給されるNAND
ゲート２６の出力を、リセツト信号として第１お
よび第３の双安定回路に供給することによつて第
２のコントロール手段を構成している。）を具備
し、前記第２の双安定回路と前記第４の双安定回
路から前記入力信号のリーデイングエツジならび
にトレイリングエツジに同期した出力信号を取り
出したことを特徴とするものであり、比較的簡単
な回路構成で、入力信号のリーデイングエツジな
らびにトレイリングエツジに同期し、そのパルス
幅が任意に設定可能な出力信号を得ることがで
き、大なる効果を奏する。
回路は、入力信号のリーデイングエツジにおいて
セツトされる第１の双安定回路１０と、第１の入
力端子に、インバータ１２ならびにANDゲート
１３を介して、前記入力信号の反転信号が供給さ
れ、第２の入力端子に前記第１の双安定回路の出
力が供給される第１の一致ゲート（NANDゲー
ト１４）と、前記第１の一致ゲートの出力によつ
てセツトされる第２の双安定回路２０と、入力信
号のトレイリングエツジにおいてセツトされる第
３の双安定回路３０と、第１の入力端子に前記入
力信号が供給され、第２の入力端子に前記第３の
双安定回路の出力が供給される第２の一致ゲート
（NANDゲート２１）と、前記第２の一致ゲート
の出力によつてセツトされる第４の双安定回路４
０と、クロツク信号をカウンするカウンタ５０
と、前記第２の双安定回路もしくは前記第４の双
安定回路がセツトされたときに前記カウンタにカ
ウント動作を行なわせしめる第１のコントロール
手段（第１図に示した実施例では、一方の入力端
子に第２の双安定回路の出力が供給され、他方の
入力端子に第４の双安定回路の出力が供給される
ANDゲート２４の出力をリセツト信号としてカ
ウンタに供給することによつて第１のコントロー
ル手段を構成している。）と、前記カウンタのカ
ウント値が所定の値になつたときに前記第１、第
２、第３、第４の双安定回路をリセツトする第２
のコントロール手段（第１図に示した実施例で
は、入力端子にカウンタ５０を構成するフリツプ
フロツプ２２，２３の出力が供給されるNAND
ゲート２６の出力を、リセツト信号として第１お
よび第３の双安定回路に供給することによつて第
２のコントロール手段を構成している。）を具備
し、前記第２の双安定回路と前記第４の双安定回
路から前記入力信号のリーデイングエツジならび
にトレイリングエツジに同期した出力信号を取り
出したことを特徴とするものであり、比較的簡単
な回路構成で、入力信号のリーデイングエツジな
らびにトレイリングエツジに同期し、そのパルス
幅が任意に設定可能な出力信号を得ることがで
き、大なる効果を奏する。
また、前記第２の双安定回路がセツトされてい
るときには前記第２の一致ゲートへの入力信号の
供給を阻止し、前記第４の双安定回路がセツトさ
れているときには前記第１の一致ゲートへの入力
信号の供給を阻止する第３のコントロール手段
（第１図では、一方の入力端子に入力信号の反転
信号が供給され、他方の入力端子に前記第４の双
安定回路の出力が供給されるANDゲート１３と、
一方の入力端子に前記入力信号が供給され、他方
の入力端子に前記第２の双安定回路の出力が供給
されるANDゲート１９によつて第３のコントロ
ール手段を構成している。）を備えることにより、
入力信号がチヤタリングを含んでいる場合にもこ
れを吸収することができ、大なる効果を奏する。
るときには前記第２の一致ゲートへの入力信号の
供給を阻止し、前記第４の双安定回路がセツトさ
れているときには前記第１の一致ゲートへの入力
信号の供給を阻止する第３のコントロール手段
（第１図では、一方の入力端子に入力信号の反転
信号が供給され、他方の入力端子に前記第４の双
安定回路の出力が供給されるANDゲート１３と、
一方の入力端子に前記入力信号が供給され、他方
の入力端子に前記第２の双安定回路の出力が供給
されるANDゲート１９によつて第３のコントロ
ール手段を構成している。）を備えることにより、
入力信号がチヤタリングを含んでいる場合にもこ
れを吸収することができ、大なる効果を奏する。
第１図は本発明の一実施例における同期パルス
発生回路の論理構成図、第２図は第１図の回路の
動作を説明するための信号波形図、第３図は従来
例を示す論理構成図、第４図は第３図の回路の動
作を説明するための信号波形図である。 １……入力端子、３……出力端子、６……クロ
ツク端子、１３，１９……ANDゲート、１４，
２１……NANDゲート、１０，２０，３０，４
０……双安定回路。
発生回路の論理構成図、第２図は第１図の回路の
動作を説明するための信号波形図、第３図は従来
例を示す論理構成図、第４図は第３図の回路の動
作を説明するための信号波形図である。 １……入力端子、３……出力端子、６……クロ
ツク端子、１３，１９……ANDゲート、１４，
２１……NANDゲート、１０，２０，３０，４
０……双安定回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号のリーデイングエツジにおいてセツ
トされる第１の双安定回路と、第１の入力端子に
前記入力信号に反転信号が供給され、第２の入力
端子に前記第１の双安定回路の出力が供給される
第１の一致ゲートと、前記第１の一致ゲートの出
力によつてセツトされる第２の双安定回路と、入
力信号とトレイリングエツジにおいてセツトされ
る第３の双安定回路と、第１の入力端子に前記入
力信号が供給され、第２の入力端子に前記第３の
双安定回路の出力が供給される第２の一致ゲート
と、前記第２の一致ゲートの出力によつてセツト
される第４の双安定回路と、クロツク信号をカウ
ントするカウンタと、前記第２の双安定回路もし
くは前記第４の双安定回路がセツトされたときに
前記カウンタにカウント動作を行なわせしめる第
１のコントロール手段と、前記カウンタのカウン
ト値が所定の値になつたときに前記第１、第２、
第３、第４の双安定回路をリセツトする第２のコ
ントロール手段を具備し、前記第２の双安定回路
と前記第４の双安定回路から前記入力信号のリー
デイングエツジならびにトレイリングエツジに同
期した出力信号を取り出したことを特徴とする同
期パルス発生回路。 ２ 一方の入力端子に第２の双安定回路の出力が
供給され、他方の入力端子に第４の双安定回路の
出力が供給される第３の一致ゲートの出力をリセ
ツト信号としてカウンタに供給することによつて
第１のコントロール手段を構成し、入力端子に前
記カウンタを構成する複数のフリツプフロツプの
出力が供給される第５の一致ゲートの出力を、リ
セツト信号として第１および第３の双安定回路に
供給することによつて第２のコントロール手段を
構成したことを特徴とする特許請求の範囲第１項
記載の同期パルス発生回路。 ３ 入力信号のリーデイングエツジにおいてセツ
トされる第１の双安定回路と、第１の入力端子に
前記入力信号の反転信号が供給され、第２の入力
端子に前記第１の双安定回路の出力が供給される
第１の一致ゲートと、前記第１の一致ゲートの出
力によつてセツトされる第２の双安定回路と、入
力信号のトレイリングエツジにおいてセツトされ
る第３の双安定回路と、第１の入力端子に前記入
力信号が供給され、第２の入力端子に前記第３の
双安定回路の出力が供給される第２の一致ゲート
と、前記第２の一致ゲートの出力によつてセツト
される第４の双安定回路と、クロツク信号をカウ
ントするカウンタと、前記第２の双安定回路もし
くは前記第４の双安定回路がセツトされたときに
前記カウンタにカウント動作をおこなわせしめる
第１のコントロール手段と、前記カウンタのカウ
ント値が所定の値になつたときに前記第１、第
２、第３、第４の双安定回路をリセツトする第２
のコントロール手段と、前記第２の双安定回路が
セツトされているときに前記第２の一致ゲートへ
の入力信号の供給を阻止し、前記第４の双安定回
路がセツトされているときには前記第１の一致ゲ
ートへの入力信号の供給を阻止する第３のコント
ロール手段を具備し、前記第２の双安定回路と前
記第４の双安定回路から前記入力信号のリーデイ
ングエツジならびにトレイリングエツジに同期し
た出力信号を取り出したことを特徴とする同期パ
ルス発生回路。 ４ 一方の入力端子に第２の双安定回路の出力が
供給され、他方の入力端子に第４の双安定回路の
出力が供給される第３の一致ゲートの出力をリセ
ツト信号としてカウンタに供給することによつて
第１のコントロール手段を構成し、入力端子に前
記カウンタを構成する複数のフリツプフロツプの
出力が供給される第５の一致ゲートの出力を、リ
セツト信号として第１および第３の双安定回路に
供給することによつて第２のコントロール手段を
構成し、一方の入力端子に入力信号の反転信号が
供給され、他方の入力端子に前記第４の双安定回
路の出力が供給される第６の一致ゲートと、一方
の入力端子に前記入力信号が供給され、他方の入
力端子に前記第２の双安定回路の出力が供給され
る第７の一致ゲートによつて第３のコントロール
手段を構成したことを特徴とする特許請求の範囲
第３項記載の同期パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001818A JPS61161013A (ja) | 1985-01-08 | 1985-01-08 | 同期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001818A JPS61161013A (ja) | 1985-01-08 | 1985-01-08 | 同期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161013A JPS61161013A (ja) | 1986-07-21 |
| JPH0351331B2 true JPH0351331B2 (ja) | 1991-08-06 |
Family
ID=11512142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001818A Granted JPS61161013A (ja) | 1985-01-08 | 1985-01-08 | 同期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161013A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410212B2 (ja) * | 1973-08-22 | 1979-05-02 | ||
| JPS5325346A (en) * | 1976-08-20 | 1978-03-09 | Matsushita Electric Ind Co Ltd | Digital delay circuit |
| JPS57201319A (en) * | 1981-06-04 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Synchronizing pulse generating circuit |
-
1985
- 1985-01-08 JP JP60001818A patent/JPS61161013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61161013A (ja) | 1986-07-21 |
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