JPS61161561A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61161561A JPS61161561A JP274485A JP274485A JPS61161561A JP S61161561 A JPS61161561 A JP S61161561A JP 274485 A JP274485 A JP 274485A JP 274485 A JP274485 A JP 274485A JP S61161561 A JPS61161561 A JP S61161561A
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- JP
- Japan
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- memory
- address
- external
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000011888 autopsy Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明にメモリを内蔵したデータ処理装置に関する。
ディジタル計算機の進歩とともにマイクロプロ七ヴ゛す
も著しく進歩しており、その処理スピード等の性能が向
上すれは、要求される機能も増大してくる。また、取扱
う処理データが増え、データの種類が多岐にわたると、
その処理形態にも変化を生じ、マイクロプロセッサに対
するデータアクセスも多重処理する必要が生じる。
も著しく進歩しており、その処理スピード等の性能が向
上すれは、要求される機能も増大してくる。また、取扱
う処理データが増え、データの種類が多岐にわたると、
その処理形態にも変化を生じ、マイクロプロセッサに対
するデータアクセスも多重処理する必要が生じる。
従来、マイクロプロセッサは、外部装置との間 。
にはパスインタフェイスと呼ばれる入出力端子をもって
おり、他のデータの入出力には専用の入出力ポートを用
いて処理を行っていた。しかし、マイクロプロセッサに
内置するメモリの容量が増大すると、外部から直接メモ
リをアクセスする機能が要求される。そのため１イクロ
プロセツサ内電のメモリに対して外部からアドレス管入
力しデータアクセスを行うために、マイクロプロセッサ
の専用外部パスとは異なるアクセス系を必要とするとい
う問題でおる。外部からアドレスを入力することは、メ
モリの全領域をカバーするためメモリのアドレス空間に
対するアドレス全てに対応した端子を必要とすることで
あり、したがってマイクロプロセッサに内蔵するメモリ
の容量が増大スれば、端子数が増えるためマイクロプロ
セッサのピン数を増加させる必要がある。
おり、他のデータの入出力には専用の入出力ポートを用
いて処理を行っていた。しかし、マイクロプロセッサに
内置するメモリの容量が増大すると、外部から直接メモ
リをアクセスする機能が要求される。そのため１イクロ
プロセツサ内電のメモリに対して外部からアドレス管入
力しデータアクセスを行うために、マイクロプロセッサ
の専用外部パスとは異なるアクセス系を必要とするとい
う問題でおる。外部からアドレスを入力することは、メ
モリの全領域をカバーするためメモリのアドレス空間に
対するアドレス全てに対応した端子を必要とすることで
あり、したがってマイクロプロセッサに内蔵するメモリ
の容量が増大スれば、端子数が増えるためマイクロプロ
セッサのピン数を増加させる必要がある。
第２図は従来のマイクロプロセッサの構成を示したブロ
ック図である。図において、メモリ１をアドレッシング
するにはアドレスレジスタ２の値と、入力端子６に入力
される外部からのアドレス値とをマルチプレクサ３で選
択し、メモリ１のアドレスとしてアクセスすることによ
って行う。このマルチプレクサ３で選択されたアドレス
値に従って、バッファ４を介して内部データバス７又は
外部出力端子５にメモリ１のデータが出力される。
ック図である。図において、メモリ１をアドレッシング
するにはアドレスレジスタ２の値と、入力端子６に入力
される外部からのアドレス値とをマルチプレクサ３で選
択し、メモリ１のアドレスとしてアクセスすることによ
って行う。このマルチプレクサ３で選択されたアドレス
値に従って、バッファ４を介して内部データバス７又は
外部出力端子５にメモリ１のデータが出力される。
このときメモリ１の全領域を外部から参照するには、ア
ドレスビット数ａはアドレスレジスタ２のビット数と同
数だけ必要となり、そのため人力熾子数もこれと同数だ
け必要である。このアドレスヒツト数が多くなっても、
入出力端子数に制限のめる場合は、そのアドレス入力端
子の数を必要数だけにとどめなければならない。この場
合、ビット数を制限すると、メモリ１のアドレス空間の
一部分しかアクセスできないこととなる。このように外
部からアクセスできるメモリ領域が一部分だけとなると
、内部で処理されたデータを外部に出す場合の効率が落
ちるという問題を生ずる。
ドレスビット数ａはアドレスレジスタ２のビット数と同
数だけ必要となり、そのため人力熾子数もこれと同数だ
け必要である。このアドレスヒツト数が多くなっても、
入出力端子数に制限のめる場合は、そのアドレス入力端
子の数を必要数だけにとどめなければならない。この場
合、ビット数を制限すると、メモリ１のアドレス空間の
一部分しかアクセスできないこととなる。このように外
部からアクセスできるメモリ領域が一部分だけとなると
、内部で処理されたデータを外部に出す場合の効率が落
ちるという問題を生ずる。
本発明の目的は、このような問題を除去し、内部処理デ
ータを効率工く外部から参照できるようにしたデータ処
理装置を提供することにある。
ータを効率工く外部から参照できるようにしたデータ処
理装置を提供することにある。
本発明のデータ処理装置の構成に、メモリと、このメモ
リの内容を保持し内部データバスに出力する第１の読出
し手段と、前記メモリの内容を外部入力データに従って
外Ｎ装置へ出力する第２の読出し手段と、前記第１の読
出し手段に従って前記メモリの上位あるいは下位アドレ
スを指定するアドレスレジスタと、このアドレスレジス
タの下位おるいは上位アドレスを前記外部入力データに
従って付加し前記アドレスレジスタの内容の一部と置換
する置換回路とを有することを特徴とする。
リの内容を保持し内部データバスに出力する第１の読出
し手段と、前記メモリの内容を外部入力データに従って
外Ｎ装置へ出力する第２の読出し手段と、前記第１の読
出し手段に従って前記メモリの上位あるいは下位アドレ
スを指定するアドレスレジスタと、このアドレスレジス
タの下位おるいは上位アドレスを前記外部入力データに
従って付加し前記アドレスレジスタの内容の一部と置換
する置換回路とを有することを特徴とする。
次に、本発明について図面を用いて詳細に説明する。
第１図は本発明の一実施例のブロック図である。
本実施例は、メモリ１と、このメモリ１のアドレス空間
納するアドレスレジスタ８と、このアドレスレジスタ８
の内容を置換する置換回路９と、メモリ１の内容を内部
データバス７に出力するバッファ１０と、メモリ１の内
容を外部端子５へ出力するバッファ１１と、外部からメ
モリ１のアドレスを入力するための入力端子６とから構
成される。
納するアドレスレジスタ８と、このアドレスレジスタ８
の内容を置換する置換回路９と、メモリ１の内容を内部
データバス７に出力するバッファ１０と、メモリ１の内
容を外部端子５へ出力するバッファ１１と、外部からメ
モリ１のアドレスを入力するための入力端子６とから構
成される。
次に本実施例の動作を説明する。
通常、マイクロプロセッサの内部でメモリ１のデータを
用いる場合は、内部データバス７１り、アドレスレジス
タ８に参照すべきアドレスＣＩセットする。このアドレ
スｃｉｃｚっ、て指定されるメモリ１の内容は、バッフ
ァ１０を介して内部データバス７に出力されることにな
る。
用いる場合は、内部データバス７１り、アドレスレジス
タ８に参照すべきアドレスＣＩセットする。このアドレ
スｃｉｃｚっ、て指定されるメモリ１の内容は、バッフ
ァ１０を介して内部データバス７に出力されることにな
る。
次に、外部より内蔵メモリ１を参照する場合は、参照す
べきアドレス値の下位ビットｂを外部入力端子１３より
入力し、内部データバス７よりアドレスレジスタ８Ｖｃ
入力されたアドレスＣの下位ビットがこの下位ピッ）ｄ
の値で置換回路９により置換され、新しいアドレスとし
てアドレスレジスタ８にセットされ、この新しいアドレ
スによってメモリアクセスが行われる。このとき指定さ
れたメモリ１の内容は、バッファ１１を介して出力鴫子
５に出力される。
べきアドレス値の下位ビットｂを外部入力端子１３より
入力し、内部データバス７よりアドレスレジスタ８Ｖｃ
入力されたアドレスＣの下位ビットがこの下位ピッ）ｄ
の値で置換回路９により置換され、新しいアドレスとし
てアドレスレジスタ８にセットされ、この新しいアドレ
スによってメモリアクセスが行われる。このとき指定さ
れたメモリ１の内容は、バッファ１１を介して出力鴫子
５に出力される。
この外部からのメモリ参照の時、メモリ１のアドレス値
を下位、上位に分け、下位を外部から入力されたデータ
と置換することは次のことを意味する。
を下位、上位に分け、下位を外部から入力されたデータ
と置換することは次のことを意味する。
つまり、メモリ１をバンク単位に分割し、このバンク指
定に対し内部で上位アドレスを設定し、各バンク内のア
ドレスを外部から入力する下位アドレスで指定できるこ
とを示している。このことはマイクロプロセッサに内蔵
すべきメモリの容量が増え、かつ外部からの参照が必要
な場合に全メモリ空間を参照できる点で効果がある。
定に対し内部で上位アドレスを設定し、各バンク内のア
ドレスを外部から入力する下位アドレスで指定できるこ
とを示している。このことはマイクロプロセッサに内蔵
すべきメモリの容量が増え、かつ外部からの参照が必要
な場合に全メモリ空間を参照できる点で効果がある。
外部からのメモリ参照を内蔵メモリ空間全てに対して可
能とすることは、メモリアドレスのビットを全て外部に
対し入力潮干として持つことを意味している。しかし％
ＬＳＩの集積度が増すにつれ、マイクロプロセッサ内蔵
のメモリ容量は大きくなり、これをアドレッシングする
ピット数も多くなる。このとき外部参照を可能とするこ
とは、端子数を増加させ、 ”Ｌ Ｓ Ｉのパッケージ
が大きくなる原因となるが１本発明によれば外部参照を
実現する上で端子数を必要数にとどめることを可能とす
る。
能とすることは、メモリアドレスのビットを全て外部に
対し入力潮干として持つことを意味している。しかし％
ＬＳＩの集積度が増すにつれ、マイクロプロセッサ内蔵
のメモリ容量は大きくなり、これをアドレッシングする
ピット数も多くなる。このとき外部参照を可能とするこ
とは、端子数を増加させ、 ”Ｌ Ｓ Ｉのパッケージ
が大きくなる原因となるが１本発明によれば外部参照を
実現する上で端子数を必要数にとどめることを可能とす
る。
なお、本案流側の動作説明でに出力動作のみをとりあげ
たが、外部からデータをメモリにロードする場合も同様
に取扱うことができることは明白である。
たが、外部からデータをメモリにロードする場合も同様
に取扱うことができることは明白である。
（発明の効果）
以上説明したようｌＩＣ１本発明によれば、外部からの
内蔵メモリ参照のための端子数に対し、内部のアドレス
ビット数以下の端子数でもって内蔵メモリの全アドレス
空間が示せることになり、データ処理の効率を上げるこ
とができる。
内蔵メモリ参照のための端子数に対し、内部のアドレス
ビット数以下の端子数でもって内蔵メモリの全アドレス
空間が示せることになり、データ処理の効率を上げるこ
とができる。
第１図は本発明の一実施例のブロック図、１ｊｌｌｒＺ
図は従来の方法を用いたメモリアクセスの構成例を示し
たブロック図である。図において。 １・・・・・・メモリ、２．８・・・・・・アドレスレ
ジスタ、３・・・・・・マルチプレクサ、４，１０．１
１・・・・・・バッファ、５・・・・・・データ入出力
端子、６・・・・・・アドレス入力端子、７・・・・・
・内部データバス、９・・・・・・置換回路、 ａ、
Ｃ・・・・・・アドレスデータ信号線、ｂ・旧・・
セレクト信号線、ｄ・・・・・・アドレスの下位ビット
である。 畢２剖
図は従来の方法を用いたメモリアクセスの構成例を示し
たブロック図である。図において。 １・・・・・・メモリ、２．８・・・・・・アドレスレ
ジスタ、３・・・・・・マルチプレクサ、４，１０．１
１・・・・・・バッファ、５・・・・・・データ入出力
端子、６・・・・・・アドレス入力端子、７・・・・・
・内部データバス、９・・・・・・置換回路、 ａ、
Ｃ・・・・・・アドレスデータ信号線、ｂ・旧・・
セレクト信号線、ｄ・・・・・・アドレスの下位ビット
である。 畢２剖
Claims (1)
- メモリと、このメモリの内容を内部データバスに出力
する第１の読出し手段と、前記メモリの内容を外部入力
データに従って外部装置へ出力する第２の読出し手段と
、前記第１の読出し手段に従って前記メモリの上位ある
いは下位のアドレスを指定するアドレスレジスタと、こ
のアドレスレジスタの下位あるいは上位アドレスを前記
外部入力データに従って付加し前記アドレスレジスタの
内容の一部とを置換する置換回路とを有することを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP274485A JPS61161561A (ja) | 1985-01-11 | 1985-01-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP274485A JPS61161561A (ja) | 1985-01-11 | 1985-01-11 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161561A true JPS61161561A (ja) | 1986-07-22 |
Family
ID=11537855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP274485A Pending JPS61161561A (ja) | 1985-01-11 | 1985-01-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
-
1985
- 1985-01-11 JP JP274485A patent/JPS61161561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
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