JPS61165155A - 記憶キ−アクセス制御方式 - Google Patents
記憶キ−アクセス制御方式Info
- Publication number
- JPS61165155A JPS61165155A JP59267919A JP26791984A JPS61165155A JP S61165155 A JPS61165155 A JP S61165155A JP 59267919 A JP59267919 A JP 59267919A JP 26791984 A JP26791984 A JP 26791984A JP S61165155 A JPS61165155 A JP S61165155A
- Authority
- JP
- Japan
- Prior art keywords
- storage key
- register
- latch
- acc
- readout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムの主記憶等に対するアクセスの
制御等のための記憶キーに、アクセスする場合の制御方
式に関する。
制御等のための記憶キーに、アクセスする場合の制御方
式に関する。
記憶キーは、主記憶等に対するアクセスを制御する一手
段として設けられ、例えば公知のように、４ピツ１への
アクセスコードと１ビツトの読み出し保護ヒツトからな
る。
段として設けられ、例えば公知のように、４ピツ１への
アクセスコードと１ビツトの読み出し保護ヒツトからな
る。
更に、仮想記憶方式のシステムでは、主記憶装置のペー
ジの置換制御のためのデータとして使用する、１参照ビ
ツトと１変更ビツトを、上記アクセスコード及び読み出
し保護ビットと組み合わせて、１組の記憶キーとするこ
ともよく知られている。
ジの置換制御のためのデータとして使用する、１参照ビ
ツトと１変更ビツトを、上記アクセスコード及び読み出
し保護ビットと組み合わせて、１組の記憶キーとするこ
ともよく知られている。
しかし画部分を異なるメモリに分割して記憶し、参照及
び変更ビットは、記憶アクセス動作中に常に書き換え処
理が行われ、記憶アクセスの速度に影響するので、比較
的高速のメモリに記憶し、アクセスコード及び読み出し
保護ビットはそれより低速のメモリに保持するというよ
うにする場合がある。
び変更ビットは、記憶アクセス動作中に常に書き換え処
理が行われ、記憶アクセスの速度に影響するので、比較
的高速のメモリに記憶し、アクセスコード及び読み出し
保護ビットはそれより低速のメモリに保持するというよ
うにする場合がある。
このようなシステムでは、両者のアクセス速度の相違を
考慮した特別の制御が必要になる場合がある。
考慮した特別の制御が必要になる場合がある。
〔従来の技術と発明が解決しようとする問題点〕前記の
ような構成の記憶キーにおいて、アクセスコード及び読
み出し保護ビットの部分（以下においてＡＣＣ／Ｆ部と
いう）と、参照及び変更ビソトの部分（以下においてＲ
／Ｃ部という）とは、公知のようにその直接の制御目的
が異なるので、上記１．ａ管理等のために読み出す場合
には、それぞれ個別に処理するために、両者を個別に読
み出す場合が多い。
ような構成の記憶キーにおいて、アクセスコード及び読
み出し保護ビットの部分（以下においてＡＣＣ／Ｆ部と
いう）と、参照及び変更ビソトの部分（以下においてＲ
／Ｃ部という）とは、公知のようにその直接の制御目的
が異なるので、上記１．ａ管理等のために読み出す場合
には、それぞれ個別に処理するために、両者を個別に読
み出す場合が多い。
このようなアクセス要求が、例えばいわゆるパイプライ
ン式の並行処理を行う処理装置から発行される場合には
、例えばＡＣＣ／Ｆ部の読み出し要求が記憶キー制御部
に発行され、次いでその読み出し前に、Ｒ／Ｃ部の読み
出し要求が発行されるようなことが起こり得る。
ン式の並行処理を行う処理装置から発行される場合には
、例えばＡＣＣ／Ｆ部の読み出し要求が記憶キー制御部
に発行され、次いでその読み出し前に、Ｒ／Ｃ部の読み
出し要求が発行されるようなことが起こり得る。
このような場合に、前記のようにＲ／Ｃ部に高速のメモ
リを使用していると、アクセス要求元は記憶キー制御部
から、後の要求によって読み出したＲ／Ｃ部を先に受は
取り、又は両要求発行のタイミングによっては、両者の
読み出し結果を同時に受は取る可能性がある。
リを使用していると、アクセス要求元は記憶キー制御部
から、後の要求によって読み出したＲ／Ｃ部を先に受は
取り、又は両要求発行のタイミングによっては、両者の
読み出し結果を同時に受は取る可能性がある。
従って、処理装置側が読み出し結果を要求順に得られる
ものとして処理した場合には、不都合な処理結果を生じ
る。
ものとして処理した場合には、不都合な処理結果を生じ
る。
従来はこのような状態を発生しないように、例えば記１
．ａキー制御部がアクセス要求の順序を記憶し、先の要
求の読み出し結果を要求元に転送した後、次の要求の読
み出し結果を転送するように制御することによって、要
求元の正常な処理が可能になるようにしていた。
．ａキー制御部がアクセス要求の順序を記憶し、先の要
求の読み出し結果を要求元に転送した後、次の要求の読
み出し結果を転送するように制御することによって、要
求元の正常な処理が可能になるようにしていた。
このために、記憶キー制御部の制御が複雑になり、又順
序性を保つために、早く読み出された情報の転送を強制
的に遅延させて、要求元から見ると、不必要にアクセス
時間が延長するような状況を生じるという問題があった
。
序性を保つために、早く読み出された情報の転送を強制
的に遅延させて、要求元から見ると、不必要にアクセス
時間が延長するような状況を生じるという問題があった
。
前記の問題点は、１組の記憶キーが、２部分よりなり、
該各部分を異なるメモリ装置に記憶し、該各部分に個別
にアクセスすることのできる計算機システムの、該記憶
キーの読み出しにおいて、該記憶キーの上記２部分を識
別する信号を、該読み出した情報に付加して転送する本
発明の記憶キーアクセス制御方式によって解決される。
該各部分を異なるメモリ装置に記憶し、該各部分に個別
にアクセスすることのできる計算機システムの、該記憶
キーの読み出しにおいて、該記憶キーの上記２部分を識
別する信号を、該読み出した情報に付加して転送する本
発明の記憶キーアクセス制御方式によって解決される。
即ち、記４．ａキーをメモリ装置から読み出して、アク
セス要求元へ転送する場合に、転送情報にそれが記憶キ
ーの何れの部分か（ＡＣＣ／Ｆ部か、Ｒ／Ｃ部か）を識
別する信号を付加する。
セス要求元へ転送する場合に、転送情報にそれが記憶キ
ーの何れの部分か（ＡＣＣ／Ｆ部か、Ｒ／Ｃ部か）を識
別する信号を付加する。
これにより、要求元はそれぞれの部分の情報を所要の個
所に受は取ることができ、又画部分を同時に受は取るこ
とも可能になる。
所に受は取ることができ、又画部分を同時に受は取るこ
とも可能になる。
更に、このための記憶キー制御部の制御は、単に、記憶
キーの各部別転送線に識別信号を１ビツト追加すればよ
いので、比較的簡単に実現することができる。
キーの各部別転送線に識別信号を１ビツト追加すればよ
いので、比較的簡単に実現することができる。
図は本発明の一実施例構成を示すブロック図である。
図は例えば主記憶アクセス制御装置に設けられる、記１
．ａキー制御部の一部を示す。
．ａキー制御部の一部を示す。
記憶キー制御部は、図示しない処理装置等の要求元から
の主記憶アドレスと記憶キーのＡＣＣＺＦ部かＲ／Ｃ部
かの指定に基づいて、記憶キーの指定部分を読み出し、
読み出した情報をＡＣＣ／Ｆ部レジスタ１、又はＲ／Ｃ
部レジスタ２にセットする。
の主記憶アドレスと記憶キーのＡＣＣＺＦ部かＲ／Ｃ部
かの指定に基づいて、記憶キーの指定部分を読み出し、
読み出した情報をＡＣＣ／Ｆ部レジスタ１、又はＲ／Ｃ
部レジスタ２にセットする。
同時に上記レジスタへの読み出し情報のセントと同時に
、ＡＣＣ／Ｆ部の読み出しの場合ラッチ３、Ｒ／Ｃ部の
読み出しの場合ラッチ４をオンにセットする。
、ＡＣＣ／Ｆ部の読み出しの場合ラッチ３、Ｒ／Ｃ部の
読み出しの場合ラッチ４をオンにセットする。
ラッチ３及び４の出力は、信号線５及び６により、それ
ぞれアクセス元処理装置等へ送出されると共に、ケート
回路７及び８を制御して、レジスタ１及び２の内容を要
求元へ送出する。
ぞれアクセス元処理装置等へ送出されると共に、ケート
回路７及び８を制御して、レジスタ１及び２の内容を要
求元へ送出する。
ラッチ９を所要時間オンにして、信号線１０に出力有効
信号を送出すると、その間に要求元は上記の各転送信号
を受信する。
信号を送出すると、その間に要求元は上記の各転送信号
を受信する。
以上の説明から明らかなように本発明によれば、計算機
システムにおける記憶キーへのアクセス制御の費用を低
下し、及び高速化するという著しい工業的効果がある。
システムにおける記憶キーへのアクセス制御の費用を低
下し、及び高速化するという著しい工業的効果がある。
図は本発明一実施例構成のブロック図である。
図において、
１はＡＣＣ／Ｆ部レジスタ、
２はＲ／Ｃ部レジスタ、３．４．９はラッチ、７．８は
ゲート回路を示す。
ゲート回路を示す。
Claims (1)
- １組の記憶キーが、２部分よりなり、該各部分を異なる
メモリ装置に記憶し、該各部分に個別にアクセスするこ
とのできる計算機システムの、該記憶キーの読み出しに
おいて、該記憶キーの上記２部分を識別する信号を、該
読み出した情報に付加して転送することを特徴とする記
憶キーアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267919A JPS61165155A (ja) | 1984-12-19 | 1984-12-19 | 記憶キ−アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267919A JPS61165155A (ja) | 1984-12-19 | 1984-12-19 | 記憶キ−アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165155A true JPS61165155A (ja) | 1986-07-25 |
| JPH0236011B2 JPH0236011B2 (ja) | 1990-08-15 |
Family
ID=17451438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267919A Granted JPS61165155A (ja) | 1984-12-19 | 1984-12-19 | 記憶キ−アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165155A (ja) |
-
1984
- 1984-12-19 JP JP59267919A patent/JPS61165155A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236011B2 (ja) | 1990-08-15 |
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