JPS6367668A - マルチプロセサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、性能の差異にかかわらず、他プロセサからの
ストアリクエストに応答して自プロセサのバッファメモ
リを無効化ができないマルチプロセサシステムに関し、
特にそのバッファメモリの制御方式に関する。

（従来の技術） 従来のマルチプロセサシステムは同じ性能および同じ機
能の複数のプロセサから構成され、他プロセサのストア
動作時には、ストアアドレスを受取シ、自プロセサ内の
バッファメモリに上記アドレスが登録されているか否か
を調べ、登録されているときには上記アドレスに対応す
るバッファメモリのエントリを無効化することによシ、
マルチプロセサシステムにおけるデータの一意性を保証
していた。斯かる技術に関しては、例えば特開昭５０−
１１６１４５号を参照されたい。

（発明が解決しようとする問題点） 上述した従来のマルチプロセサシステムは、各プロセサ
が同様な性能をもっているので、相互にストアアドレス
を授受し、バッファメモリを無効化できたが、性能が異
なるプロセサから構成されるマルチプロセサシステムで
は、例えば性能が高いプロセサによって実行されるスト
ア動作に対して性能が低いプロセサがストアアドレスを
すべて受取り、バッファメモリを無効化することはでき
ないという問題点がある。

すなわち、性能が高いプロセサからのストアアドレスを
パックアリングしたとしても、数分の１の速度でしかバ
ッファメモリを無効化することができず、ストアアドレ
スのバッファはオーバーフローするという問題がある。

また、オーバーフローする可能性が発生したときに、性
能の高いプロセサのストア動作を停止させて、ストアア
ドレスのバッファがオーバーフローするのを防ぐと、性
能の高いプロセサの本来の性能が発揮できなくなるとい
う欠点がある。

本発明の目的は、本発明のマルチプロセサシステムは主
記憶の定められた第１のエリアを高速にアクセスしてデ
ータ処理するとともに、上記第１のエリア、および上記
第１のエリア以外の写しをそれぞれバッファリングして
第１および第２のバッファメモリに格納しておき、上記
第１のバッファメモリをすべて無効化することができる
ように構成したマルチプロセサシステムを提供すること
にある。

（問題点を解決するための手段） 本発明によるマルチプロセサシステムは１記ｔｌＥと、
ｍｌのプロセサと、第２のプロセサとを具備して構成し
たものである。

主記憶は、第１および第２のエリアを有するものである
。

第１のプロセサは、ｍｌのエリアを高速にアクセスして
データを処理するためのものである。

第２のプロセサは、第１のエリアの写しを記憶する第１
のバッファメモリ、第１のエリア以外の写しを記憶する
第２のバッファメモリ、ならびに第１のバッファメモリ
をすべて無効化する第１のバックアノモリ無効化回路を
有するもので１、第１のプロセサとの間で通信を行うこ
とができるものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は本発明によるマルチプロセサシステムの一実施
例を示すブロック図である。第１図において、１は主記
憶、２〜４はそれぞれ第１〜第８のプロセサ、５，６は
それぞれ通信回路、７は磁気記憶装置である。主記憶１
において、１１は第１のエリア、１２は第２のエリアで
ある。第２のプロセサ３において、３１は第１のバッフ
ァメモリ、３２は第２のバッファメモリ、３３は第１の
アドレスアレイ、３４は第２のアドレスアレイ、３５は
−ａ処理バッファ、３６は第１のバッファメモリ無効化
回路である。

主記憶】は既に説明したように、第１のエリア１１と第
２のエリア１２とに分割されている。主記憶１は、第１
のプロセサ２と、第２のプロセサ３と、第３のプロセサ
４と接続逼れておシ、それぞれからアクセスさｎる。第
１のプロセサ２は、主記憶１の第１のエリア１１を高速
にアクセスして、高速にデータを処理することができる
。第１のプロセサ２は、主記憶１の第２のエリア１２を
低速にアクセスするこあ　できる。第１のプロセサ２が
第２のエリア１２ヘスドア動作を行うときには、通信回
路５により第２のプロセサ３ヘスドアアドレスを送シ、
第２のプロセサ３のバッファメモリの対応するエントリ
を無効化するように要求する。第１のプロセサ２が第１
のエリア１１ヘスドア動作を行うときには、第２のプロ
セサ３のバッファメモリの対応するエントリの無効化を
要求しない。

何故ならば、第１のプロセサ２が高速に第１のエリア１
１に対してストア動作を連続して行ったとき、第１のプ
ロセサ２よす性能の低い第２のプロセサ３はバッファメ
モリの無効化を処理しきれ、ないためでるる。

第２のプロセサ３は、第１のプロセサ２より性能が低い
プロセサである。第２のプロセサ３は、主記憶１を第１
のエリア】１や第２のエリア１２の区別なくアクセスす
ることができる。第２のプロセサ３は、第１のエリア１
１のデータの写しを記憶するための第１のバッファメモ
リ３１と、第２のエリア１２のデータの写しを記憶する
ための第２のバッファメモリ３２と、第１のバッファメ
モリ３】に記憶されているデータの１記ｔ１のアドレス
を記憶するための第１のアドレスアレイ３３と、第２の
バッファメモリ３２に記憶されているデータの主記憶ｌ
のアドレスを記憶するための第２のアドレスアレイ３４
と、第１のプロセサ２および第３のプロセサ４から送ら
れてくるバッファメモリ無効化要求アドレスをバッファ
リングするとともに、無効化を制御するための一致処理
パンフ７３５と、第１のバッファメモリ３１のすべての
エントリを無効化するための第１のバッファメモリ無効
化回路３６とを有し、通信回路５゜６により第１のプロ
セサ２および第８のプロセサ４に接続されている。

第３のプロセサ４はバッファメモリをもたないプロセサ
であシ、第１のエリア１１および第２のエリア１２の区
別なく主記憶１をアクセスすることができる。第８のプ
ロセサ４は第２のプロセサ３と同様な性能、あるいは第
２のプロセサ３よシ低い性能を有するプロセサである。

第８のプロセサ４は磁気記憶装置フと接続されておシ、
主として磁気記憶装置フと主記憶１との間のデータ転送
処理を行う。第８のプロセサ４は一般に多くの周辺装置
と接続されている。

次に、第１図を参照してマルチプロセサシステムの動作
を説明する。

第２のプロセサ３は主記憶】からプログラムを読出し、
そのプログラムの指示に従って処理を行う。プログラム
の指示によシ主記憶ｌの第２のエリア１２のデータを読
出すときにはアドレスアレイ３３．３４の内容が調べら
れ、目的のアドレスが登録されていなければ主記憶１に
読出し要求を送出して主記憶１から読出したデータを第
２のバッファメモリ３２に書込み、第２のアドレスアレ
イ３４にアドレスを登録する。目的とするアドレスが第
２のアドレスアレイ３４に登録されているときには、第
２のバッファメモリ３２から目的とするデータを読出し
て処理を実行する。プログラムの指示によシ主記憶１の
第１のエリア１１のデータを読出すときには、同様にし
てアドレスアレイ３３．３４の内容が調べられ、目的と
するアドレスが登録されていなければ主記憶ｌに読出し
要求を送出し、主記憶】から読出されたデータを第１の
バッファメモリ３１に書込み、第１のアドレスアレイ３
３にアドレスを登録する。要求アドレスが第１および第
２のバッファメモリ３１．３２に登録されていないとき
、第１のバッファメモリ３１と第ｉのバッファメモリ３
２の制御は、第１のエリア１１と第２のエリア１２との
境界アドレスと、要求アドレスとを比較する。要求アド
レスが第１のエリア１１の側のアドレスであれば、第１
のバッファメモリ３１を選択し、要求アドレスが第２の
エリア１２の側のアドレスであれば、第２のバッファメ
モリ３２を選択するように制御される。

したがって、第１のエリア１１のデータは第２のバッフ
ァメモリ３２に登録されることはなく、第２のエリア１
２のデータは第１のバッファメモリ３１に登録されるこ
とがない。プログラムの指示により磁気記憶装置７のデ
ータを記憶装置１に転送する必要があるときには、第２
のプロセサ３は通信回路６により第３のプロセサ４にそ
の旨を要求する。通信回路６によシ要求を受取った第３
のプロセサ４は、磁気記憶装置７からデータを読出し、
主記憶】に格納していく。ストア動作時、ストアアドレ
スを通信回路６によシ第２のプロセサ３に送出する。８
ｇ２のプロセサ３は、送られてきたアドレスを一致処理
パツファ３５に格納し、アドレスアレイ３３．３４の内
容を詞べる。

一致処理バツファ３５の内部に格納嘆れでいるアドレス
と同一のアドレスが登録されているトキには、該当バッ
ファメモリ３１．３２のエントリーヲ無効化する。バッ
ファメモリ３１．３２のエントリーの無効化は通常、ア
ドレスアレイ３３゜３４のなかの有効ビットをリセット
することにより行われる。

一！処理バッファ３５がオーバーフローシソウになった
ときには、第８のプロセサ４に通信回路６を通して動作
の一時停止を要求する。一致処理パツファ３５の処理が
進み、あるスレッシュホールドを下廻ったときには、先
に送出された一時停止要求を取消す。一時停止要求を取
消された第３プロセサ４は・主記憶１へのストア動作を
再開する。要求された転送処理が完了したときに・第３
のプロセサ４は通信回路６を通し、第２のプロセサ３に
対して終了を通知する。第２のプロセサ３はプログラム
の指示により、第１のプロ七す２が処理するプログラム
とデータとを第１のエリア１１に準備し、通信回路５を
通して第１のプロセサ２に処理開始を要求する。処理要
求を受取った第１のプロセサ２は第１のエリア１１から
高速にプログラムを読出し、その指示によυ第１のエリ
ア１１から高速にデータを読出して処理し、さらに高速
に第１のエリア１１へ処理結果をストアする。要求され
た処理が終了したとき、または処理の途中で第２のプロ
セサ３に処理を引継ぐ必要が生じたとき、第１のプロセ
サ２は通信回路５を通して第２のプロセサ３にその旨を
要求する。要求を受取った第２のプロセサ３は、第１の
バッファメモリ無効化回路３６によシ第１のバッファメ
モリ３１のすべてのエントリを無効化した後、要求され
た処理を実行する。

第２図は、本発明によるマルチプロセサシステムの第２
の実施例を示すブロック図である。

第２図において、１０１は第１のシステム制御装置、１
０２は第２のシステム制御装置、ｌＱ３は第８のバッフ
ァメモリであ）、第１図における要素と同様な要素には
同様な番号が付しである。

主記憶装置１は、ｍｌのエリア１１と第２のエリア】２
とに分割されている。第１のエリア】】は、第１のシス
テム制御装置】０１からアクセスされ、第２のエリア１
２は第２のシステム制御装置１０２からアクセスされる
。第１のシステム制御装置１０１は、第１のプロセサ２
と第２のシステム制御装置】０２から第１のエリア１１
へのアクセス要求、ならびに第１のプロセサ２と第２の
システム制御装置１０２とを経由した通信要求を処理す
る。同様に、第２のシステム制御装置１０２とを経由し
た通信要求を処理する。同様に、第２のシステム制御装
置１０２は、第２のプロセサ３と、第８のプロセサ４と
、第１のシステム制御装置１０１とから第２のエリア１
２へのアクセス要求、ならびに第２のプロセサ３と、第
８のプロセサ４と、第１のシステム制御装置１０１とを
経由した通信要求を処理する。

したがって、第１のプロセサ２の第１のエリア１１への
アクセス要求は、第１のシステム制御装置１０１を経由
して行われる。また、第２のエリア１２へのアクセス要
求は、第１のシステム制御装置１０１を経由し、さらに
第２のシステム制御装置１０２を経由して行われる。第
２のプロセサ３、および第８のプロセサ４からの第１の
エリア１】、および第２のエリア１２へのアクセスも同
様にして行われる。各プロセサ間の通信は、通信回路５
，６，８．９を経由して第１および第２のシステム制御
装置１０１．１０２を介して行われる。それ以外の動作
は、第１図の実施例と同様である。第２図の実匙例では
、システム制御装置を介して各プロセサおよび主記憶と
の間が接続されるため、構成が簡易化される。

第２図の実施例では、第２のシステム制御装置１０２に
第２のエリア１２のデータの写しを記憶する第３のバッ
ファメモリ１０３を設けている。

第２のエリア１２のデータアクセス要求を第２のシステ
ム制御装置】０２が受付は喪とき、第３のバッファメモ
リ１０３を調べ、目的とするデータが登録されていると
きには＠８のバッファメモリ】０３から要求元プロセサ
にデータを転送することもできる。したがって、第２の
バッファメモリ３２に目的とするデータが登録されてい
なかったときには、第３のバッファメモリ１０３または
第２のエリア１２からデータが第２のノくラフアメモリ
３２に連送される。

主記憶１を一つの装置ではなく、性能と容蓋とが異なる
第１のエリア１１を含む主記憶と、第２のエリア１２を
含む他の主記憶とにより構成することもできる。

第８図は本発明によるマルチプロセサシステムの第８の
実施例を示すブロック図である。第８図において、３フ
は命令用バッファメモリ、３８は命令用アドレスアレイ
であシ、第１図および第２図と同様な要素には同様な番
号を付しである。

第８図の実施例の構成は、第１図の実施例とほとんど同
様であるが、第２のプロセサ３に命令用バッファメモリ
３７と、命令用アドレスアレイ３８とを結む点が異なっ
ている。つまシ、命令用バックアノモリ３７に目的とす
るデータが登録されているか否かを命令用アドレスアレ
イ３８によシ調べ、もし登録されているときには命令用
バックアノモリ３フから第２のプロセサ３における命令
読出し要求が読出される。もし登録されていなければ主
記憶１から目的とするデータが読出され、命令用バッフ
ァメモリ３７、命令用アドレスアレイ３８とにデータ、
およびアドレスが登録される。

第２のプロセサ３におけるオペランド読出し要求に応じ
て、第１および第２のバッファメモリ３１．３２に目的
とするデータが登録されているか否かが、第１および第
２のアドレスアレイ３３゜３４によシ調べられる。上記
データが登録されているときには、対応するバッファメ
モリから該当データが読出される。登録されていないと
きには、第１のエリア１１または第２のエリア１２から
該当データが読出され、対応する第１のバックアノモリ
３】と第１のアドレスアレイ３３とから成る手段、まえ
は第２のバッファメモリ３２と第２のアドレスアレイ３
４とから成る他の手段に登録される。第１のプロセサ２
で高速に演算処理しているプログラムの実行中に、途中
で第２のプロセサ３へ処理を移すように要求されると、
第１図の説明でも述べ九ようＫ、要求を受付けた第２の
プロセサ３は第１のバッファメモリ無効化回路３６によ
シ第１のバッファメモリ３】の内容をすべて無効化する
。

したがって、第１のエリアに記憶されている命令が命令
バッファメモリ３フに登録されていても無効化されない
が、第１のエリア１】に誼かれている第２のプロセサ３
の命令語を第１のプロセサ２は書替えないので問題は発
生しない。

第４図は本発明によるマルチプロセサシステムの第４の
実施例を示すブロック図である。

第４図において、】３は第３のエリア、１０４は第４の
プロセサでメジ、第１図〜第３図における要素と同様な
要素には同様な番号が付けである。

第４図の本実施例では、第１図の実施例に対して次の点
が異なっている。すなわち、主記憶ｌには第８のエリア
１３が追加され、さらに第３のエリアを高速にアクセス
して演算処理を実施するための第１プロセサ２と同様な
特性を有する第４のプロセサ】０４と、第４のプロセサ
】０４と第２のプロセサ３との間の通信回路１０５とが
追加されている。

第４のプロセサ１０４は第１のプロセサ２と同様に、第
８のエリア１３に対するストア動作によって第２のプロ
セサ３に対してバッファメモリ無効化要求は送出しない
。第１のバックアノモリ３１には、ｍｌのエリア１１と
第８のエリア１３とのデータの写しが記憶される。第２
のバッファメモリ３２には、第２のエリア１２の写しが
記憶される。したがって、第２のプロセサ３は第１のプ
ロセサ２または第４のプロセサ１０４からの処理要求を
受付けると、第１のバッファメモリ無効化回路３６によ
り第１のバッファメモリ３１を無効化する。

ｍ個の動作は、第１図の実施例と同様であるが、第２の
プロセサ３に第３のエリア１３のデータの写しを記憶す
るための第１のバッファメモリ３１と同様の専用バック
アノモリを設けることもできる。

（発明の効果） 以上説明したように本発明は、性能の異なるプロセサか
ら構成されるマルチプロセサシステムにおいて、性能の
高いプロセサが高速にアクセスする主記憶エリアに対応
して設置されたバッファメモリと、他の主記憶エリアに
対応して設置されたバッファメモリとを性能の低いプロ
セサに備えることにより、性能の高いプロセサが高速に
ストアするたびに性能の低いプロセサのバックアノモリ
を逐次無効化する必要がなくなり、性能の高いプロセサ
が性能の低いプロセサへ処理要求を送出したときに、対
応するバッファメモリのみを一括して無効化すれば済む
ようにし、性能の高いプロセサが性能の低いプロセサを
バッファメモリ無効化処理するため、性能が低下するこ
とがないという効果がある。

また、性能の低いプロセサにおいても、対応するバッフ
ァメモリのみを一括して無効化すれば済むので、バッフ
ァメモリを無効化するための性能低下を最低限に防ぐこ
とができるという効果がある。

【図面の簡単な説明】

第１図〜第４図は、それぞれ本発明によるマルチプロセ
サシステムの第１−１！４の実施例を示すブロック図で
ある。 ｌ・・・主記憶 １１〜１３・・−エリア ２〜４，１０４・・・プロセサ ５．６，８，９．）Ｏ５・・・通信回路７・・・磁気記
憶装置 １０１．１０２・・・システム制御装置３］、３２，１
０３・φ拳バッファメモリ３３．３４６拳・アドレスア
レイ ３５・・・一致処理バツファ

Claims (1)

【特許請求の範囲】
1. 第１および第２のエリアを有する主記憶と、前記第１の
   エリアを高速にアクセスしてデータを処理するための第
   １のプロセサと、前記第１のエリアの写しを記憶する第
   １のバッファメモリ、前記第１のエリア以外の写しを記
   憶する第２のバッファメモリ、ならびに前記第１のバッ
   ファメモリをすべて無効化する第１のバッファメモリ無
   効化回路を有し、前記第１のプロセサとの間で通信を行
   うことができる第２のプロセサとを具備して構成したこ
   とを特徴とするマルチプロセサシステム。