JPS61166176A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61166176A JPS61166176A JP60005710A JP571085A JPS61166176A JP S61166176 A JPS61166176 A JP S61166176A JP 60005710 A JP60005710 A JP 60005710A JP 571085 A JP571085 A JP 571085A JP S61166176 A JPS61166176 A JP S61166176A
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- drain
- source
- data line
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＥＰＲＯＭ（エレクトリカリ・プログラマブル・リード
・オンリー・メモリ）に利用して有効な技術に関するも
のである。
ＥＰＲＯＭ（エレクトリカリ・プログラマブル・リード
・オンリー・メモリ）に利用して有効な技術に関するも
のである。
ＦＡＭＯ３（フローティングゲート・アバランシェイン
ジェクションＭＯ３））ランジスタを記憶素子としたＥ
ＰＲＯＭ装置が公知である（例えば、特開昭５４−１５
２９３３号公報参照）。
ジェクションＭＯ３））ランジスタを記憶素子としたＥ
ＰＲＯＭ装置が公知である（例えば、特開昭５４−１５
２９３３号公報参照）。
ＦＡＭＯ３ｌ−ランジスタにあっては、チャンネル方向
の電界強度のピーク位置は、周知のようにドレイン近傍
に存在する（ＭＯＳＦＥＴも同様）。
の電界強度のピーク位置は、周知のようにドレイン近傍
に存在する（ＭＯＳＦＥＴも同様）。
これによって、書き込み動作に必要なホットキャリアは
、このドレイン近傍で多数発生する。しかしながら、チ
ャンネルに垂直方向、言い換えるならば、ゲート電極に
向かう方向における電界強度のピーク位置は、ソース近
傍に存在する。したがって、ホントキャリアのフローテ
ィンググー１−への注入効率が悪くなる。このため、従
来のＦＡＭＯ３）ランジスタにあっては、その書き込み
のために、約１２Ｖのような比較的高い書き込み電圧Ｖ
ＰＰを用いている。
、このドレイン近傍で多数発生する。しかしながら、チ
ャンネルに垂直方向、言い換えるならば、ゲート電極に
向かう方向における電界強度のピーク位置は、ソース近
傍に存在する。したがって、ホントキャリアのフローテ
ィンググー１−への注入効率が悪くなる。このため、従
来のＦＡＭＯ３）ランジスタにあっては、その書き込み
のために、約１２Ｖのような比較的高い書き込み電圧Ｖ
ＰＰを用いている。
また、読み出しに際しては、約５Ｖのような比較的低い
電圧によってもドレイン近傍におけるチャンネル方向の
電界強度が比較的高くなり、ホ・７１キヤリアが発生ず
る。このホットキャリアは、その読み出し動作の度にフ
ロー・ティングゲートに注入される。これによって、比
較的長い時間の経過の後に、ＦＡＭＯ３）・ランジスタ
に誤書き込みが行われてしまう。そこで、読み出し動作
状態におけるＦＡＭＯ３ｌ−ランジスタのドレイン（デ
ータ線）は、バイアス回路によって約１〜２Ｖのような
低い電圧に制限される。このような低いドレイン電圧の
もとでは、ＦＡＭＯＳトランジスタば、小さな電流しか
流すことができず、読み出し動作を遅くする原因になっ
ている。
電圧によってもドレイン近傍におけるチャンネル方向の
電界強度が比較的高くなり、ホ・７１キヤリアが発生ず
る。このホットキャリアは、その読み出し動作の度にフ
ロー・ティングゲートに注入される。これによって、比
較的長い時間の経過の後に、ＦＡＭＯ３）・ランジスタ
に誤書き込みが行われてしまう。そこで、読み出し動作
状態におけるＦＡＭＯ３ｌ−ランジスタのドレイン（デ
ータ線）は、バイアス回路によって約１〜２Ｖのような
低い電圧に制限される。このような低いドレイン電圧の
もとでは、ＦＡＭＯＳトランジスタば、小さな電流しか
流すことができず、読み出し動作を遅くする原因になっ
ている。
この発明の目的は、高速動作化を図った半導体記憶装置
を提供することにある。
を提供することにある。
この発明の他の目的は、単一電源化を図った半導体記憶
装置を提供することにある。
装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、データ線側に結合されるＦＡＭＯ３トランジ
スタにおけるゲート電極近傍下のソース又はドレイン領
域を低濃度として、この半導体領域をソースとして作用
させて書き込め動作を行い、トレーＣンとして作用させ
て読み出しを行うようにするものである。
スタにおけるゲート電極近傍下のソース又はドレイン領
域を低濃度として、この半導体領域をソースとして作用
させて書き込め動作を行い、トレーＣンとして作用させ
て読み出しを行うようにするものである。
第１図には、この発明に係るＥＰＲＯＭのメモリアレイ
部の一実施例の回路図が示されている。
部の一実施例の回路図が示されている。
この実施例ＥＦＲＯＭ装置は、図示しない外部端子から
供給されるＸ、Ｙアドレス信号を受けるアドレスバッフ
ァを通して形成された相補アドレス信号がアドレスデコ
ーダＤＣＲに供給される。同図では、アドレスバッファ
とアドレスデコーダとが同じ回路ブロックＸＡＤＢ−Ｄ
ＣＲ，ＹＡＤＢ・ＤＣＲとしてそれぞれ示されている。
供給されるＸ、Ｙアドレス信号を受けるアドレスバッフ
ァを通して形成された相補アドレス信号がアドレスデコ
ーダＤＣＲに供給される。同図では、アドレスバッファ
とアドレスデコーダとが同じ回路ブロックＸＡＤＢ−Ｄ
ＣＲ，ＹＡＤＢ・ＤＣＲとしてそれぞれ示されている。
上記アドレスバッファＸＡＤＢ、ＹＡＤＢば、図示しな
い外部端子から供給されたアドレス信号と同相の内部ア
ドレス信号と逆相のアドレス信号とからなる相補アドレ
ス信号を形成する。アドレスデコーダＤＣＲ（Ｘ）は、
その相補アドレス信号に従ったメモリアレイＭ−ＡＲＹ
のワード線Ｗの選択信号を形成する。アドレスデコーダ
ＤＣＲ（’／）は、その相補アドレス信号に従ったメモ
リアレイＭ−ＡＲＹのデータ線りの選択信号を形成する
。すなわち、上記アドレスデコーダＤＣＲ（’／）の出
力信号は、各データ線Ｄ−Ｄｒ＋と共５ｍデータ線Ｃ）
）との間に設けられたカラムスインチ回鴎を構成するＭ
Ｏ３ＦＥＴＱ７〜Ｑ９のゲートに供給される。
い外部端子から供給されたアドレス信号と同相の内部ア
ドレス信号と逆相のアドレス信号とからなる相補アドレ
ス信号を形成する。アドレスデコーダＤＣＲ（Ｘ）は、
その相補アドレス信号に従ったメモリアレイＭ−ＡＲＹ
のワード線Ｗの選択信号を形成する。アドレスデコーダ
ＤＣＲ（’／）は、その相補アドレス信号に従ったメモ
リアレイＭ−ＡＲＹのデータ線りの選択信号を形成する
。すなわち、上記アドレスデコーダＤＣＲ（’／）の出
力信号は、各データ線Ｄ−Ｄｒ＋と共５ｍデータ線Ｃ）
）との間に設けられたカラムスインチ回鴎を構成するＭ
Ｏ３ＦＥＴＱ７〜Ｑ９のゲートに供給される。
上記メモリアレイＭ−Ａ ＲＹは、その代表として示さ
れ”ζいる複数のＦ Ａ）、１０ Ｓ ｌ・ランジスタ
（不揮発性メモリ素子・・Ｍ ＯＳ Ｉ？ ＥＴ Ｑ
１−Ｑ６）と、ワード線Ｗｌ、Ｗ２及びデータ線Ｄ１〜
Ｄｎとにより構成されている。上記メモリアレイＭ−Ａ
ＲＹにおいて、同じ行に配置されたＦ Ａ Ｍ ＯＳト
ランジスタＱ１〜０．３（０４〜Ｑ６）のコントロール
ゲートば、それぞれ対応するワー・ド線Ｗ１ （Ｗ２
）に接続され、同し列に配置されたＦ” ＡＭＯ３）ラ
ンジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６のソース又はドレイン
は、それぞれ対応するデータ線Ｄ１〜Ｄｎに接続されて
いる。上記ＦＡＭＯ５トランジスタＱ１〜Ｑ６は、書き
込み効率と読み出し速度を向上させるため、後述するよ
うにデータ線側に結合される半導体領域は、そのゲート
近傍下において低濃度にされる。上記ＦＡＭＯ３）ラン
ジスタの他方のソース又はドレインは、共通ソース、ド
レイン線Ｃ３Ｄに結合される。
れ”ζいる複数のＦ Ａ）、１０ Ｓ ｌ・ランジスタ
（不揮発性メモリ素子・・Ｍ ＯＳ Ｉ？ ＥＴ Ｑ
１−Ｑ６）と、ワード線Ｗｌ、Ｗ２及びデータ線Ｄ１〜
Ｄｎとにより構成されている。上記メモリアレイＭ−Ａ
ＲＹにおいて、同じ行に配置されたＦ Ａ Ｍ ＯＳト
ランジスタＱ１〜０．３（０４〜Ｑ６）のコントロール
ゲートば、それぞれ対応するワー・ド線Ｗ１ （Ｗ２
）に接続され、同し列に配置されたＦ” ＡＭＯ３）ラ
ンジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６のソース又はドレイン
は、それぞれ対応するデータ線Ｄ１〜Ｄｎに接続されて
いる。上記ＦＡＭＯ５トランジスタＱ１〜Ｑ６は、書き
込み効率と読み出し速度を向上させるため、後述するよ
うにデータ線側に結合される半導体領域は、そのゲート
近傍下において低濃度にされる。上記ＦＡＭＯ３）ラン
ジスタの他方のソース又はドレインは、共通ソース、ド
レイン線Ｃ３Ｄに結合される。
この実施例では、書き込み動作と読み出し動作とではＦ
ＡＭＯ３トランジスタに流れる電流方向を逆転させるた
め、上記データ線Ｄ１〜Ｄｎと共通ソース、ドレイン線
Ｃ３Ｄには、次のバイアス回路が付加される。すなわち
、各データ線Ｄ１〜Ｄｎには、特に制限されないが、高
抵抗Ｒ１〜Ｒ３を介してインバータ回路ＩＶ２の出力電
圧が供給される。また、共通ソース、ドレイン線Ｃ３Ｄ
には、インバータ回路Ｉｖ１の出力電圧が供給される。
ＡＭＯ３トランジスタに流れる電流方向を逆転させるた
め、上記データ線Ｄ１〜Ｄｎと共通ソース、ドレイン線
Ｃ３Ｄには、次のバイアス回路が付加される。すなわち
、各データ線Ｄ１〜Ｄｎには、特に制限されないが、高
抵抗Ｒ１〜Ｒ３を介してインバータ回路ＩＶ２の出力電
圧が供給される。また、共通ソース、ドレイン線Ｃ３Ｄ
には、インバータ回路Ｉｖ１の出力電圧が供給される。
上記インバータ回路ＩＶＩ、ＩＶ２の入力には、外部端
子から供給され、書き込み動作の時にロウレベルにされ
るプログラム制御信号ＰＲＧが伊、給される。
子から供給され、書き込み動作の時にロウレベルにされ
るプログラム制御信号ＰＲＧが伊、給される。
上記共通データ線ＣＤは、一方において外部端子Ｉ１０
から入力される書込み信号を受ける書込み用のデータ人
力バッファＤ Ｉ Ｈの出力端子に接続される。上記共
通データ綿ＣＤは、他方においてセンスアンプを含むデ
ータ出力かソフ１１） Ｏ１，３の入力端子に接続され
る。このデータ出カバソファＤＯＢの出力端干しよ、上
記外部端子Ｉ１０に接続される。なお、上記データ人力
バッファＤ ｒ １３は、書き込み動作の時に、Ｖ、理
“０”書き込みの時、ゴい換えるならば、ＦＡＭＯ３Ｉ
ランジズクのフローティングゲートにキャリアを注入す
る時、ロウレー・ル（回路の接地電位）を出力する。
から入力される書込み信号を受ける書込み用のデータ人
力バッファＤ Ｉ Ｈの出力端子に接続される。上記共
通データ綿ＣＤは、他方においてセンスアンプを含むデ
ータ出力かソフ１１） Ｏ１，３の入力端子に接続され
る。このデータ出カバソファＤＯＢの出力端干しよ、上
記外部端子Ｉ１０に接続される。なお、上記データ人力
バッファＤ ｒ １３は、書き込み動作の時に、Ｖ、理
“０”書き込みの時、ゴい換えるならば、ＦＡＭＯ３Ｉ
ランジズクのフローティングゲートにキャリアを注入す
る時、ロウレー・ル（回路の接地電位）を出力する。
制御回路ＣＯＮ Ｔは゛、外部端子から供給されたプロ
グラム信号ＰＧＭ、アウトブソ［イネーブル信号０ト：
及びチップ選択信号ＣＥとを受けて、内部回路の動作に
必要な制御信号を形成する。
グラム信号ＰＧＭ、アウトブソ［イネーブル信号０ト：
及びチップ選択信号ＣＥとを受けて、内部回路の動作に
必要な制御信号を形成する。
例えば、書き込み動作の時には、プログラム制御信号Ｐ
ＧＭのロウレベルに５より、インバータ回路ＩＶＩとＩ
Ｖ２の出力は、電源電圧のようなハイレベル（約５Ｖ）
にされる。これによって、共通ソース、ドレイン線Ｃ５
Ｄは、電源電圧のようなハイレベルにされる。また、論
理”ｏ”書き込みの時には、データ人力バッファＤＩＢ
は、ロウレベルの書き込み信号を送出する。したがって
、選択されたＦＡＭＯ３）ランジスタのコントロールゲ
ートはワード線の選択動作によってハイレベルにされる
。また、選択されたデータ線は、データ人力バッフ７Ｄ
ＩＢのロウレベルによりロウレベルにされ、非選択のデ
ータ線は高抵抗によりハイレベルにされる。
ＧＭのロウレベルに５より、インバータ回路ＩＶＩとＩ
Ｖ２の出力は、電源電圧のようなハイレベル（約５Ｖ）
にされる。これによって、共通ソース、ドレイン線Ｃ５
Ｄは、電源電圧のようなハイレベルにされる。また、論
理”ｏ”書き込みの時には、データ人力バッファＤＩＢ
は、ロウレベルの書き込み信号を送出する。したがって
、選択されたＦＡＭＯ３）ランジスタのコントロールゲ
ートはワード線の選択動作によってハイレベルにされる
。また、選択されたデータ線は、データ人力バッフ７Ｄ
ＩＢのロウレベルによりロウレベルにされ、非選択のデ
ータ線は高抵抗によりハイレベルにされる。
したがって、選択されたＦＡＭＯＳトランジスタにおい
ては、データ側に結合された半導体領域はソースとして
作用させられ、共通ソース、ドレイン線Ｃ３Ｄ側に結合
された半導体領域はドレインとして作用させられる。し
たがって、この実施例のＦＡＭＯ５）ランジスタは、公
知のＥＰＲＯＭにおける書き込み動作に対して逆方向に
書き込み電流が流されることになる。
ては、データ側に結合された半導体領域はソースとして
作用させられ、共通ソース、ドレイン線Ｃ３Ｄ側に結合
された半導体領域はドレインとして作用させられる。し
たがって、この実施例のＦＡＭＯ５）ランジスタは、公
知のＥＰＲＯＭにおける書き込み動作に対して逆方向に
書き込み電流が流されることになる。
また、読み出し動作の時には、プログラム制御４８ 号
ｐ ａ ｙｌのハイレベルにより、インバータ回路ＩＶ
ＩとＩＶ２の出力は、回路の接地電位のようなロウレベ
ルにされる。これによって、共通ソース、ドレイン線Ｃ
３Ｄは、回路の接地電位のようなロウレベルにされる。
ｐ ａ ｙｌのハイレベルにより、インバータ回路ＩＶ
ＩとＩＶ２の出力は、回路の接地電位のようなロウレベ
ルにされる。これによって、共通ソース、ドレイン線Ｃ
３Ｄは、回路の接地電位のようなロウレベルにされる。
選択されたデータ線は、データ出カバソファＤＯＢに含
まれるセンスアンプから比較的高い電圧によって形成さ
れる読み出し動作のための電流が供給される。したがっ
て、選択されたＦＡＭＯＳトランジスタにおいては、上
記書き込み動作の場合と逆に、データ側に結合された半
導体領域はドレインとして作用させられ、共通ソース、
ドレイン線Ｃ３Ｄ側に結合された半導体領域はソースと
して作用させられる。したがって、この実施例のＦＡＭ
Ｏ３）ランジスタは、公知のＥＦＲＯＭにおける読み出
し動作と同様な方向に読み出し電流が流されることにな
る。
まれるセンスアンプから比較的高い電圧によって形成さ
れる読み出し動作のための電流が供給される。したがっ
て、選択されたＦＡＭＯＳトランジスタにおいては、上
記書き込み動作の場合と逆に、データ側に結合された半
導体領域はドレインとして作用させられ、共通ソース、
ドレイン線Ｃ３Ｄ側に結合された半導体領域はソースと
して作用させられる。したがって、この実施例のＦＡＭ
Ｏ３）ランジスタは、公知のＥＦＲＯＭにおける読み出
し動作と同様な方向に読み出し電流が流されることにな
る。
第２図には、上記ＦＡＭＯ８）ランジスタの一実施例を
示す概略構造断面図が示されている。
示す概略構造断面図が示されている。
この実施例では、書き込み効率の向上と読み出し動作の
高速化を図るため、データ線側に接続されるソース又は
ドレイン領域は、ＬＤＤ、ｌ！：ｉｆｆ似の構造にされ
る。すなわち、グー） （５，３）近傍下の半導体領域
は、後述するようにゲートの側壁を利用して形成された
低濃度（ｎ−）領域６ａと、高濃度（ｎ＋）領域７とに
より構成される。一方、共通ソース、ドレイン線Ｃ３Ｄ
に接続される半導体領域は、上記デー１−近傍下の半導
体領域は、中濃度（ｎ）領域６ｂと高濃度（ｎ＋）領域
７とにより構成される。
高速化を図るため、データ線側に接続されるソース又は
ドレイン領域は、ＬＤＤ、ｌ！：ｉｆｆ似の構造にされ
る。すなわち、グー） （５，３）近傍下の半導体領域
は、後述するようにゲートの側壁を利用して形成された
低濃度（ｎ−）領域６ａと、高濃度（ｎ＋）領域７とに
より構成される。一方、共通ソース、ドレイン線Ｃ３Ｄ
に接続される半導体領域は、上記デー１−近傍下の半導
体領域は、中濃度（ｎ）領域６ｂと高濃度（ｎ＋）領域
７とにより構成される。
なお、同図において、半導体基板（Ｐ−５ＵＢ）１、ゲ
ート絶縁膜２、フローティングゲート３、ゲート間絶縁
膜４及びコントロールゲート５は、公知のＦＡＭＯ３）
ランジスタと同様であるのでその説明を省略する。
ート絶縁膜２、フローティングゲート３、ゲート間絶縁
膜４及びコントロールゲート５は、公知のＦＡＭＯ３）
ランジスタと同様であるのでその説明を省略する。
この実施例のような構造のＦＡＭＯＳトランジスタにあ
っては、チャンネル方向と電界強度の関係は、第３図に
示すような特性にされる。すなわち、書き込み動作にお
いて、低濃度（ｎ−）領域側をソースとして作用させた
場合、チャンネル方向の電界強度特性は、同図に実線’
５（ａで示すように、右側（ドレイン側）に低いピーク
と左側（ソース側）に高いピークを生じる。これは、上
記低濃度（ｎ−）における大きな電圧降下によって、ソ
ース側で大きな電圧差が生じるためである。一方、チャ
ンネルに対して垂直方向の電界強度は、同図に実線Ｙで
示すように、コントロールグーｌ〜５に供給されるハイ
レベルと、ソースに供給されるロウレベルとにより、ソ
ース側において高くされる。これにより、上記ソース側
にりるチャンネル方向の高電界により発生した多数のホ
ントキャリアは、その付近の強い電界により高効率でフ
ローティングゲートにアバランシェ注入される。これに
より、約５■のような比較的低い書き込み電圧（共通ソ
ース、ドレイン線Ｃ３Ｄの電圧）によっても十分に書き
込みを行うことができる。すなわち、同図に点線ｘｂに
示した従来のＦＡＭＯ３１ヘランジスタの特性のように
、チャンネル方向における電界強度のピークと、垂直方
向におりる電界強度のピークの不一致による低い書き込
み効率を補うために、約１２Ｖのような高い書き込み電
圧ｖｐｐが不要になる。
っては、チャンネル方向と電界強度の関係は、第３図に
示すような特性にされる。すなわち、書き込み動作にお
いて、低濃度（ｎ−）領域側をソースとして作用させた
場合、チャンネル方向の電界強度特性は、同図に実線’
５（ａで示すように、右側（ドレイン側）に低いピーク
と左側（ソース側）に高いピークを生じる。これは、上
記低濃度（ｎ−）における大きな電圧降下によって、ソ
ース側で大きな電圧差が生じるためである。一方、チャ
ンネルに対して垂直方向の電界強度は、同図に実線Ｙで
示すように、コントロールグーｌ〜５に供給されるハイ
レベルと、ソースに供給されるロウレベルとにより、ソ
ース側において高くされる。これにより、上記ソース側
にりるチャンネル方向の高電界により発生した多数のホ
ントキャリアは、その付近の強い電界により高効率でフ
ローティングゲートにアバランシェ注入される。これに
より、約５■のような比較的低い書き込み電圧（共通ソ
ース、ドレイン線Ｃ３Ｄの電圧）によっても十分に書き
込みを行うことができる。すなわち、同図に点線ｘｂに
示した従来のＦＡＭＯ３１ヘランジスタの特性のように
、チャンネル方向における電界強度のピークと、垂直方
向におりる電界強度のピークの不一致による低い書き込
み効率を補うために、約１２Ｖのような高い書き込み電
圧ｖｐｐが不要になる。
読み出し動作の時には、低濃度（ｎ−）領＠側をドレイ
ンとして作用させ、中濃度（ｎ）領域側をソースとして
作用させる。これにより、上記低濃度（ｎ−）領域６ａ
の存在によって、公知のしＤＤ槽構造ＭＯＳＦＥＴと同
様に、チャンネル方向の電界を小さくできるとともに、
垂直方向の電界が強いソース付近では、上記中濃度の半
導体領域を配置することによりチャンネル方向の電界を
小さくできる。これにより、ドレイン電圧を比較的高い
電圧としても、従来のＦＡＭＯ３ｌ−ランジスクのよう
に誤書き込みが生じる虞れがない。
ンとして作用させ、中濃度（ｎ）領域側をソースとして
作用させる。これにより、上記低濃度（ｎ−）領域６ａ
の存在によって、公知のしＤＤ槽構造ＭＯＳＦＥＴと同
様に、チャンネル方向の電界を小さくできるとともに、
垂直方向の電界が強いソース付近では、上記中濃度の半
導体領域を配置することによりチャンネル方向の電界を
小さくできる。これにより、ドレイン電圧を比較的高い
電圧としても、従来のＦＡＭＯ３ｌ−ランジスクのよう
に誤書き込みが生じる虞れがない。
上記読み出し時のＦＡＭＯ３）ランジスタに供給するド
レイン電圧、言い換えるならば、データ線の電位を高く
できることと、この時にソースとして作用する半導体領
域は、中濃度（ｎ）の領域６ｂが配置されることによっ
て、コンダクタンス特性の低下を少なくできる。これに
よって、高速読み出しを実現できる。
レイン電圧、言い換えるならば、データ線の電位を高く
できることと、この時にソースとして作用する半導体領
域は、中濃度（ｎ）の領域６ｂが配置されることによっ
て、コンダクタンス特性の低下を少なくできる。これに
よって、高速読み出しを実現できる。
なお、半導体領域６ａ、６ｂ及び７における各不純物濃
度は、特に制限されないが、低濃度（ｎ−）は約１．０
Ｘ １０ ′２／ｃｒＡ、中濃度（ｎ）は約１゜０
Ｘ １０ ”／ＣＩｌ＋、高濃度（ｎ＋）は約１．０ｘ
ｌＯ１５／ｃ、ｌ〜１゜Ｑ ｘ ］−０”’／ＣＩ＋！
程度とするのがよい。
度は、特に制限されないが、低濃度（ｎ−）は約１．０
Ｘ １０ ′２／ｃｒＡ、中濃度（ｎ）は約１゜０
Ｘ １０ ”／ＣＩｌ＋、高濃度（ｎ＋）は約１．０ｘ
ｌＯ１５／ｃ、ｌ〜１゜Ｑ ｘ ］−０”’／ＣＩ＋！
程度とするのがよい。
第４図には、上記ＦＡＭＯＳトランジスタの製造方法の
一実施例を示す工程概略断面図が示されている。
一実施例を示す工程概略断面図が示されている。
第４図（Ａ）に示すように、半導体基板１上に厚いフィ
ールド絶縁膜を形成し、その素子形成領域にデー１〜絶
縁膜２を形成する。このゲート絶縁膜２の上には、フロ
ーテイングゲ−１・３と、このフローティングゲート３
の上には眉間絶縁膜４を介してコントロールゲート５を
形成する。この状態において、上記ゲートとフィールド
絶縁膜をマスクとして、低監度（ｎ−）の半導体領域６
ａ、５ａ’を形成するための不純物、例えばイオン打ち
込み法によりリンを注入する。
ールド絶縁膜を形成し、その素子形成領域にデー１〜絶
縁膜２を形成する。このゲート絶縁膜２の上には、フロ
ーテイングゲ−１・３と、このフローティングゲート３
の上には眉間絶縁膜４を介してコントロールゲート５を
形成する。この状態において、上記ゲートとフィールド
絶縁膜をマスクとして、低監度（ｎ−）の半導体領域６
ａ、５ａ’を形成するための不純物、例えばイオン打ち
込み法によりリンを注入する。
第４図（Ｂ）に示すように、一方のソース、ドレイン領
域の表面に、マスク８を形成する。このマクス８を設け
ることによって、他方のソース。
域の表面に、マスク８を形成する。このマクス８を設け
ることによって、他方のソース。
ドレイン領域を前記中濃度（ｎ）の領域６ｂにするため
、上記同様にして追加の不純物を行う。
、上記同様にして追加の不純物を行う。
第４図（Ｃ）に示すように、上記マスク８を除去し、上
記導入した不純物の引延し拡散を行う。そして、上記半
導体基板の前面に、公知のＣＶ Ｄ法により、シリンコ
酸化物を堆積した後、異方向エツチングを行う。これに
より、ゲート電極の側面に側壁９を形成する。
記導入した不純物の引延し拡散を行う。そして、上記半
導体基板の前面に、公知のＣＶ Ｄ法により、シリンコ
酸化物を堆積した後、異方向エツチングを行う。これに
より、ゲート電極の側面に側壁９を形成する。
第４図（Ｄ）に示すように、上記ゲート電極とフィール
ド絶縁膜をマスクとして、例えばイオン打ち込み法によ
り、高濃度（ｎ＋）の半導体領域７を形成するための不
純物、例えばヒ素を注入して、これの引延し拡散を行う
。この後、コンタクト穴開や配線を施して上記ノモリア
レイＭ Ａ ＲＹを形成するものである。
ド絶縁膜をマスクとして、例えばイオン打ち込み法によ
り、高濃度（ｎ＋）の半導体領域７を形成するための不
純物、例えばヒ素を注入して、これの引延し拡散を行う
。この後、コンタクト穴開や配線を施して上記ノモリア
レイＭ Ａ ＲＹを形成するものである。
上記のような製造方法によってＦＡＭＯＳトランジスタ
を形成するので、前記共通ソース、ドレイン線Ｃ８Ｄに
結合される半導体領域のチャンネルに接するゲート電極
近傍下には、中濃度の半々体領域６ｂが形成されるが、
これを高濃度にするものであってもよい。
を形成するので、前記共通ソース、ドレイン線Ｃ８Ｄに
結合される半導体領域のチャンネルに接するゲート電極
近傍下には、中濃度の半々体領域６ｂが形成されるが、
これを高濃度にするものであってもよい。
（１）データ線に結合されるソース、ドレイン領域とし
て、ゲート電極近傍下のチャンネルと接する部分に低濃
度の半導体領域を設けるとともに、書き込め動作の時に
は、これをソースとして作用させることによって、その
ソース付近でチャンネル方向の電界強度を強くできる。
て、ゲート電極近傍下のチャンネルと接する部分に低濃
度の半導体領域を設けるとともに、書き込め動作の時に
は、これをソースとして作用させることによって、その
ソース付近でチャンネル方向の電界強度を強くできる。
これにより、ソース付近で発生した多数のホットキャリ
アは、ソース付近の強い電界によりフローテイングゲ−
１−に効率良く注入できる。したがって、比較的低い書
き込み電圧のもとでも、高速に効率の良い書き込み動作
を実現できるという効果が得られる。
アは、ソース付近の強い電界によりフローテイングゲ−
１−に効率良く注入できる。したがって、比較的低い書
き込み電圧のもとでも、高速に効率の良い書き込み動作
を実現できるという効果が得られる。
（２）上記（１）により、書き込み動作の電圧と読み出
し動作の電圧を同じくすることかできるから、単一電源
化を図ることができるという効果が１８られる。
し動作の電圧を同じくすることかできるから、単一電源
化を図ることができるという効果が１８られる。
（３）上記単一電源化によって、外部端子の削減を図る
とこができるとともに、ライターの簡素化が図られ、例
えば、１チツプのマイクロコンピュータに内蔵する記憶
装置としても利用することができるという効果が得られ
る。なお、マイクロコンピュータの内蔵の記憶装置とし
て利用した場合には、マイクロコンピュータを作動させ
るプログラムの電気的な書き込みが可能になるから、使
い易いマイクロコンピュータを得ることができるという
効果が得られる。
とこができるとともに、ライターの簡素化が図られ、例
えば、１チツプのマイクロコンピュータに内蔵する記憶
装置としても利用することができるという効果が得られ
る。なお、マイクロコンピュータの内蔵の記憶装置とし
て利用した場合には、マイクロコンピュータを作動させ
るプログラムの電気的な書き込みが可能になるから、使
い易いマイクロコンピュータを得ることができるという
効果が得られる。
（４）データ線に結合されるソース、ドレイン領域とし
て、ゲート電極近傍下のチャンネルと接する部分に低濃
度の半導体領域を設けるとともに、読み出し動作の時に
は、これをドレインして作用させることによって、ドレ
イン近傍でのホットキャリアの発生を抑えるととも、ゲ
ート方向に強い電界が住じるソース側ではその半導体濃
度を比較的高いままとしてホットキャリアの発生を抑え
ることができる。これにより、読み出し時における誤書
き込みの虞れが無くなるから、データ線の電圧を比較的
高い電圧にして比較的大きな読み出し電流を流すことが
できるから、読み出し動作の高速化を図ることができる
という効果が得られる。
て、ゲート電極近傍下のチャンネルと接する部分に低濃
度の半導体領域を設けるとともに、読み出し動作の時に
は、これをドレインして作用させることによって、ドレ
イン近傍でのホットキャリアの発生を抑えるととも、ゲ
ート方向に強い電界が住じるソース側ではその半導体濃
度を比較的高いままとしてホットキャリアの発生を抑え
ることができる。これにより、読み出し時における誤書
き込みの虞れが無くなるから、データ線の電圧を比較的
高い電圧にして比較的大きな読み出し電流を流すことが
できるから、読み出し動作の高速化を図ることができる
という効果が得られる。
以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、第１図において、データ線と電源電圧
との間に、負荷ＭＯ３ＦＥＴを設けて、書き込み動作の
時にはこれをオン状態にして、非選択のデータ線をハイ
レベルにさせるものとし、読み出し動作の時にはこれら
の負荷ＭＯ３ＦＥＴをオフ状態にさせるものとしてもよ
い。さらに、書き込み動作に必要な電流供給を行うため
、ワード線方向に配置されたＦＡＭＯＳトランジスタに
おける共通ソース、ドレイン線毎に選択的にハイレベル
とロウレベルを供給−１−るインバータ回路を設けるも
のであって良く、メモリアレイＭＡＲＹを複数ブロック
に分割して、上記インバータ回路を設けるものであって
もよい。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、第１図において、データ線と電源電圧
との間に、負荷ＭＯ３ＦＥＴを設けて、書き込み動作の
時にはこれをオン状態にして、非選択のデータ線をハイ
レベルにさせるものとし、読み出し動作の時にはこれら
の負荷ＭＯ３ＦＥＴをオフ状態にさせるものとしてもよ
い。さらに、書き込み動作に必要な電流供給を行うため
、ワード線方向に配置されたＦＡＭＯＳトランジスタに
おける共通ソース、ドレイン線毎に選択的にハイレベル
とロウレベルを供給−１−るインバータ回路を設けるも
のであって良く、メモリアレイＭＡＲＹを複数ブロック
に分割して、上記インバータ回路を設けるものであって
もよい。
また、外部端子から供給される電圧によって、上記共通
ソース、ドレイン線の電圧が決められるようにするもの
であってもよい。上記構造のＦＡＭＯ３）ランジスタを
形成する製造方法は、何であってもよい。また、メモリ
アレイＭ ＡＲＹや他の周辺回路は、種々の実施形態
を採ることができるものである。
ソース、ドレイン線の電圧が決められるようにするもの
であってもよい。上記構造のＦＡＭＯ３）ランジスタを
形成する製造方法は、何であってもよい。また、メモリ
アレイＭ ＡＲＹや他の周辺回路は、種々の実施形態
を採ることができるものである。
以上の説明では主として本発明をその背景となった技術
分野であるＥ Ｐ ＲＯＭに通用した場合について説明
したが、これに限定されるものではなく、例えば、ＭＮ
ＯＳ （メタル・ナイトライド・オキサイド・セミコン
ダクタ）を記憶素子とするＥＥＰＲＯＭ （エレクトリ
カリ・イレーザブル・プログラマブル・リード・オンリ
ー・メモリ）のような半導体記憶装置に広く利用できる
ものである。
分野であるＥ Ｐ ＲＯＭに通用した場合について説明
したが、これに限定されるものではなく、例えば、ＭＮ
ＯＳ （メタル・ナイトライド・オキサイド・セミコン
ダクタ）を記憶素子とするＥＥＰＲＯＭ （エレクトリ
カリ・イレーザブル・プログラマブル・リード・オンリ
ー・メモリ）のような半導体記憶装置に広く利用できる
ものである。
第１図は、この発明に係るＥＰＲＯＭ装置の一実施例を
示す回路図、 第２図は、そのＦＡＭＯ３）ランジスタの一実施例を示
す概略構造断面図、 第３図は、その電界強度を説明するための特性図、 第４図（Ａ）ないし第４図（Ｄ）は、その製造方法を説
明するための概略断面図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバッ
ファ・アドレスデコーダ、Ｍ −Ａ Ｒ，Ｙ・・メモリ
アレイ、ＤＩＢ・・データ人カバソファ、ＤＯＢ・・デ
ータ出カバソファ、Ｃ０ＮＴ・・制御回路
示す回路図、 第２図は、そのＦＡＭＯ３）ランジスタの一実施例を示
す概略構造断面図、 第３図は、その電界強度を説明するための特性図、 第４図（Ａ）ないし第４図（Ｄ）は、その製造方法を説
明するための概略断面図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバッ
ファ・アドレスデコーダ、Ｍ −Ａ Ｒ，Ｙ・・メモリ
アレイ、ＤＩＢ・・データ人カバソファ、ＤＯＢ・・デ
ータ出カバソファ、Ｃ０ＮＴ・・制御回路
Claims (1)
- 【特許請求の範囲】 １、データ線に結合され、ゲート電極近傍下のソース又
はドレインが低濃度の半導体領域にされた不揮発性記憶
素子と、このデータ線に結合された半導体領域をソース
として作用させて書き込み動作を行い、上記半導体領域
をドレインとして作用させて読み出しを行うことを特徴
とする半導体記憶装置。 ２、上記不揮発性記憶素子は、ＦＡＭＯＳトランジスタ
であることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP571085A JPH0783064B2 (ja) | 1985-01-18 | 1985-01-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP571085A JPH0783064B2 (ja) | 1985-01-18 | 1985-01-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166176A true JPS61166176A (ja) | 1986-07-26 |
| JPH0783064B2 JPH0783064B2 (ja) | 1995-09-06 |
Family
ID=11618671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP571085A Expired - Lifetime JPH0783064B2 (ja) | 1985-01-18 | 1985-01-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783064B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63188896A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63297779A (ja) * | 1987-05-29 | 1988-12-05 | Hitachi Ltd | 微量流体移送装置 |
| WO1999065083A1 (en) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of its manufacture |
| JP2007288060A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | 半導体記憶装置及びその製造方法、並びに携帯電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126674A (ja) * | 1983-01-10 | 1984-07-21 | Toshiba Corp | 情報記憶用半導体装置 |
-
1985
- 1985-01-18 JP JP571085A patent/JPH0783064B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126674A (ja) * | 1983-01-10 | 1984-07-21 | Toshiba Corp | 情報記憶用半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63188896A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63297779A (ja) * | 1987-05-29 | 1988-12-05 | Hitachi Ltd | 微量流体移送装置 |
| WO1999065083A1 (en) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of its manufacture |
| JP2007288060A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | 半導体記憶装置及びその製造方法、並びに携帯電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783064B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |