JPS61168041A - 算術論理演算回路 - Google Patents
算術論理演算回路Info
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- JPS61168041A JPS61168041A JP944085A JP944085A JPS61168041A JP S61168041 A JPS61168041 A JP S61168041A JP 944085 A JP944085 A JP 944085A JP 944085 A JP944085 A JP 944085A JP S61168041 A JPS61168041 A JP S61168041A
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- Japan
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- point
- potential
- carry
- whose
- channel transistor
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は算術論理演算回路に関するものである。
（従来の技術）
第２図は従来の算術論理演算回路の！ピット分（第ｎビ
ット目）の回路の一例である。第３図は、ｆｆ１２図に
示す回路の真理値表である。第２図においてクロックφ
２の期間、Ｎチャンネル型トランジスター２ａ、２ｂは
ＯＮ（導通）し、点２Ｒ，。
ット目）の回路の一例である。第３図は、ｆｆ１２図に
示す回路の真理値表である。第２図においてクロックφ
２の期間、Ｎチャンネル型トランジスター２ａ、２ｂは
ＯＮ（導通）し、点２Ｒ，。
２Ｓはディスチャージされ％ １Ｌ”レベル（低しベル
）になる。また点２ＱけＰチャンネル型トラ／シスター
ＺｅがＯＮし、点２Ｑはグリチャージサレ、”Ｈ”レベ
ル（高レベル）となる。続くクロックロ！（クロックφ
宜の逆相クロック）の期間に加算結果Ａｎ ｆｆ） Ｂ
ｎ 、及びそれによって生じる桁上げ八〇−Ｂｎが入力
される。その結果、＠３図に示す真理値表に従い、和Ｓ
ｎ及び次段への晴上げＣｎが定まる。例えば第ｎビット
目の演算数Ａｎ＝１．Ｂｎ＝０及び前段からのキャリー
Ｃｎ−１＝０であるとすると Ａｎ■Ｂｎ＝＝１ｅＯ＝１．ＡｎｓＢｎ＝１ ＠０＝＝
０となりプ４Ｒは”Ｈ”レベル、点２ＳＵ”Ｌ”レベル
となる。（クロ、フグ２の期間、Ｎチャンネル型トラン
ジスターｚａ、２１）はＯＦＦ ） ｌ、かして、Ｎチ
ャンネル型トランジスター２ｄはＯＦＦとなる。また１
点２Ｔは点２Ｈのインバーター２ｃＫよる反転出力によ
ｊ７、”Ｌ”レベルとなり、さらにインバーター２ｊに
より反転されトランスファーゲー）２ｆ、２ＫをＯＮさ
せる。この結果８ｎにはＣｎ−１と同一値が、またＡ点
はプリチャージされていた電荷は前段からのキャリー出
力Ｃｎ−５Ｈよって打ち消され＠Ｌ”レベルとなる。
）になる。また点２ＱけＰチャンネル型トラ／シスター
ＺｅがＯＮし、点２Ｑはグリチャージサレ、”Ｈ”レベ
ル（高レベル）となる。続くクロックロ！（クロックφ
宜の逆相クロック）の期間に加算結果Ａｎ ｆｆ） Ｂ
ｎ 、及びそれによって生じる桁上げ八〇−Ｂｎが入力
される。その結果、＠３図に示す真理値表に従い、和Ｓ
ｎ及び次段への晴上げＣｎが定まる。例えば第ｎビット
目の演算数Ａｎ＝１．Ｂｎ＝０及び前段からのキャリー
Ｃｎ−１＝０であるとすると Ａｎ■Ｂｎ＝＝１ｅＯ＝１．ＡｎｓＢｎ＝１ ＠０＝＝
０となりプ４Ｒは”Ｈ”レベル、点２ＳＵ”Ｌ”レベル
となる。（クロ、フグ２の期間、Ｎチャンネル型トラン
ジスターｚａ、２１）はＯＦＦ ） ｌ、かして、Ｎチ
ャンネル型トランジスター２ｄはＯＦＦとなる。また１
点２Ｔは点２Ｈのインバーター２ｃＫよる反転出力によ
ｊ７、”Ｌ”レベルとなり、さらにインバーター２ｊに
より反転されトランスファーゲー）２ｆ、２ＫをＯＮさ
せる。この結果８ｎにはＣｎ−１と同一値が、またＡ点
はプリチャージされていた電荷は前段からのキャリー出
力Ｃｎ−５Ｈよって打ち消され＠Ｌ”レベルとなる。
即ちＳｎ ＝Ｃｎ −ｓ 、 Ｃｎ ＝Ｃｎ−ｔとな
る０これは第３図の真理値表の３Ｃの場合に相当する。
る０これは第３図の真理値表の３Ｃの場合に相当する。
なお、Ａｎ＝１ ＠Ｂｎ＝０．Ｃｎ−１＝１の時ももに
＠Ｈ”レベルとなる。
＠Ｈ”レベルとなる。
また第３図の３ｂの場合、すなわちＡｎ＝０゜Ｂｎ＝１
の時も８ｎ＝Ｃｎ ｔ 、Ｃｎ＝Ｃｎ−ｔとなる。
の時も８ｎ＝Ｃｎ ｔ 、Ｃｎ＝Ｃｎ−ｔとなる。
第３図の３ａの場合、すなわちＡｎ ＝ Ｂｎ ＝ Ｏ
の時は、クロック〆鵞の期間で、加算結果Ａｎ■Ｂｎ
＝Ｃなので点２Ｔは＠Ｈ＃レベルとなりトランスファー
ゲート２ｆ、２ＫがＯＦＦ、）ランスファーグー）２ｉ
がＯＮとなり、桁上げＡ１１１Ｂｎ＝０なのでＮチャン
ネル型トランジスタ２ｄはＯＦＦとなる。従って桁上げ
Ｃｎは＠Ｈ”レベル、和８ｎはキャリーＣｎ ｔのイ
ンバータ２ｇ、２ｈ、２１を経由した信号、つまりキャ
リーＣｎ−１の逆相となる。第３図の３ｄの場合、すな
わち八〇＝Ｂｎ＝１の時は、５ｎ＝Ｃｎ ｔ、Ｃｎ＝
０となる。
の時は、クロック〆鵞の期間で、加算結果Ａｎ■Ｂｎ
＝Ｃなので点２Ｔは＠Ｈ＃レベルとなりトランスファー
ゲート２ｆ、２ＫがＯＦＦ、）ランスファーグー）２ｉ
がＯＮとなり、桁上げＡ１１１Ｂｎ＝０なのでＮチャン
ネル型トランジスタ２ｄはＯＦＦとなる。従って桁上げ
Ｃｎは＠Ｈ”レベル、和８ｎはキャリーＣｎ ｔのイ
ンバータ２ｇ、２ｈ、２１を経由した信号、つまりキャ
リーＣｎ−１の逆相となる。第３図の３ｄの場合、すな
わち八〇＝Ｂｎ＝１の時は、５ｎ＝Ｃｎ ｔ、Ｃｎ＝
０となる。
（発明が解決しようとする問題点）
上述した従来の算術論理演算回路では、ビット数が多く
なると第３図の３ｂ、３ｃの場合に最下位のビットから
最上位のビットへのキャリーの伝播が、次段の肩、ｉＱ
に相当する部分の電荷を次々にディスチャージすること
によって伝わりてい〈為に長い時間を必要とした。即ち
−２の期間として長時間を要し、クロック周波数を上げ
て高速動作することができないという欠点があった。
なると第３図の３ｂ、３ｃの場合に最下位のビットから
最上位のビットへのキャリーの伝播が、次段の肩、ｉＱ
に相当する部分の電荷を次々にディスチャージすること
によって伝わりてい〈為に長い時間を必要とした。即ち
−２の期間として長時間を要し、クロック周波数を上げ
て高速動作することができないという欠点があった。
本発明の目的は、ビ７ット数が増加しても、最下位から
最上位へのキャリーの伝播を速くすることができる算術
論理演算回路を提供することにある。
最上位へのキャリーの伝播を速くすることができる算術
論理演算回路を提供することにある。
（問題点を解決するための手段）
本発明は、演算クロックの逆相時にキャリー伝播ライン
がグリチャージされる算術論理演算回路において、６帝
の演算による桁上げ信号がゲートにソースが地気に接続
された第１のＮチャンネル型トランジスターと、ドレイ
ンが電源にゲートが演算クロックベ接続されたＭ２のＰ
チャンネル型トランジスターと、ソースが第１のＮチャ
ンネル型トランジスターのドレインにドレインが第２０
Ｐｆヤンネル型トランジスターのソースにゲートが電源
に接続された第３のＮチャンネル型トランジスターと、
ソースが地気罠ドレインがキャリー伝播ラインに接続さ
れた第４のＮチャンネル型トランジスターと、ドレイン
が電源にゲートが演算クロックの逆相に接続された第５
のＰチャンネル型トランジスターと、ソースが第４のＮ
チャンネル型トランジスターのゲートにゲートが第２の
Ｐチャンネル型トランジスターのソースにドレインが第
５のＰチャンネル型トランジスターのソースに接続され
た第６のＰチャンネル型トランジスターと、ドレインが
第６のトランジスタのソースにゲートが演算クロックの
逆相にソースが地気に接続された第７のＮチャンネル型
トランジスタとを含んで構成される。
がグリチャージされる算術論理演算回路において、６帝
の演算による桁上げ信号がゲートにソースが地気に接続
された第１のＮチャンネル型トランジスターと、ドレイ
ンが電源にゲートが演算クロックベ接続されたＭ２のＰ
チャンネル型トランジスターと、ソースが第１のＮチャ
ンネル型トランジスターのドレインにドレインが第２０
Ｐｆヤンネル型トランジスターのソースにゲートが電源
に接続された第３のＮチャンネル型トランジスターと、
ソースが地気罠ドレインがキャリー伝播ラインに接続さ
れた第４のＮチャンネル型トランジスターと、ドレイン
が電源にゲートが演算クロックの逆相に接続された第５
のＰチャンネル型トランジスターと、ソースが第４のＮ
チャンネル型トランジスターのゲートにゲートが第２の
Ｐチャンネル型トランジスターのソースにドレインが第
５のＰチャンネル型トランジスターのソースに接続され
た第６のＰチャンネル型トランジスターと、ドレインが
第６のトランジスタのソースにゲートが演算クロックの
逆相にソースが地気に接続された第７のＮチャンネル型
トランジスタとを含んで構成される。
（実施例）
次に本発明の実施例を図面を参照して説明する。
第１図には本発明の一実施例の回路図で、クロックφ！
の期間Ｎチャンネル型トランジスターｌａ、ｌｂはＯＮ
（、、点ＩＲ及び点Ｉｓはディスチャージされ （ｔ
ＵＪｎレベルになるｏしかして、Ｎチャンネル型トラン
ジスター１ｄけＯＦ Ｆ Ｌ、Ｐ−ｙヤンネル型トラン
ジスター１ｅはＯＮＬ、Ｎチャンネル型トランジスター
１ｍはゲートが電源に吊られている為に、点〕σは電源
電位から１段落ちの電位にグリチャージされる０なおＮ
チャンネル型トランジスターＩＷけＯＮ、Ｎチャンネル
型トランジスタＩＰはＯＦＦしている。次の演算期間へ
に第ｎ段目の前段からのキャリーがあり、即ちＣｎ−ｚ
＝０で、かつ第ｎ段目のビットの論理和か１．即ちＡｎ
（９Ｂｎ＝ １ 、 Ａｎ ＠ Ｂｎ ＝Ｑ （第３図
における３ｂ、３ｃの場合）の時、トランスファーゲー
ト１ｆはＯＮし、前段からのキャリーＣｎ−５が伝播さ
れる。
の期間Ｎチャンネル型トランジスターｌａ、ｌｂはＯＮ
（、、点ＩＲ及び点Ｉｓはディスチャージされ （ｔ
ＵＪｎレベルになるｏしかして、Ｎチャンネル型トラン
ジスター１ｄけＯＦ Ｆ Ｌ、Ｐ−ｙヤンネル型トラン
ジスター１ｅはＯＮＬ、Ｎチャンネル型トランジスター
１ｍはゲートが電源に吊られている為に、点〕σは電源
電位から１段落ちの電位にグリチャージされる０なおＮ
チャンネル型トランジスターＩＷけＯＮ、Ｎチャンネル
型トランジスタＩＰはＯＦＦしている。次の演算期間へ
に第ｎ段目の前段からのキャリーがあり、即ちＣｎ−ｚ
＝０で、かつ第ｎ段目のビットの論理和か１．即ちＡｎ
（９Ｂｎ＝ １ 、 Ａｎ ＠ Ｂｎ ＝Ｑ （第３図
における３ｂ、３ｃの場合）の時、トランスファーゲー
ト１ｆはＯＮし、前段からのキャリーＣｎ−５が伝播さ
れる。
点ｌＱ−はφ：の期間“Ｈ”レベルにグリチャージされ
ている為、前段のキャリーが次段へ伝わる為には点ＩＧ
Ｌが早急に″Ｌ”レベルにならなければならない。本発
明においては点１０の電位が少しでも下がれば、点１ｖ
の電位はＮチャンネルトランジスター１ｍによって９点
ｌαの電位の一段落ちの電位となる。（ｌｘの期間はＰ
チャンネル型トランジスター１ｅは０ＦＦ）そこで１点
ＩＶの電位がＰチャンネル型トランジスター１０の入力
レベルより小さくなれば、このトランジスターＢｏＮＬ
１．＋２５． ｐｖ期間Ｐチャンネル型トランジスター
１０はＯＮしているから点１（ＪｔＪ：″Ｈ”レベルと
なり、Ｎチャンネル型トランジスターＩＰはＯＮする。
ている為、前段のキャリーが次段へ伝わる為には点ＩＧ
Ｌが早急に″Ｌ”レベルにならなければならない。本発
明においては点１０の電位が少しでも下がれば、点１ｖ
の電位はＮチャンネルトランジスター１ｍによって９点
ｌαの電位の一段落ちの電位となる。（ｌｘの期間はＰ
チャンネル型トランジスター１ｅは０ＦＦ）そこで１点
ＩＶの電位がＰチャンネル型トランジスター１０の入力
レベルより小さくなれば、このトランジスターＢｏＮＬ
１．＋２５． ｐｖ期間Ｐチャンネル型トランジスター
１０はＯＮしているから点１（ＪｔＪ：″Ｈ”レベルと
なり、Ｎチャンネル型トランジスターＩＰはＯＮする。
このために点１０の電位は急激に下がる。その電位の変
化が前述の動作を繰り返し、さらに点１αの電位を下げ
ようとする。即ち点ＩＱの電位は １ ｍ−＋ ｌ ｎ−＋ｌ ｐ のトランジスターの動作により正帰還を起こし、点１α
の電位は“Ｌ”レベルへと急速に変化する〇（発明の効
果） 以上説明したように本発明は、キャリー伝播ラインに各
ビット毎にディスチャージを速める回路を追加すること
により、最下位ビットから最上位ビットへのキャリーの
伝播を速めることができる効果がある。
化が前述の動作を繰り返し、さらに点１αの電位を下げ
ようとする。即ち点ＩＱの電位は １ ｍ−＋ ｌ ｎ−＋ｌ ｐ のトランジスターの動作により正帰還を起こし、点１α
の電位は“Ｌ”レベルへと急速に変化する〇（発明の効
果） 以上説明したように本発明は、キャリー伝播ラインに各
ビット毎にディスチャージを速める回路を追加すること
により、最下位ビットから最上位ビットへのキャリーの
伝播を速めることができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の算術論理演算回路を示す回路図、第３図は第２図に示
す算術演算回路の真理直衣である。 １ ａ、ｉｂ、ｌｄ、１ｍ、１ ｐｅ ２ａ、２ｂ。 ２ｄ・・・・・・Ｎチャンネル型トランジスター、１ｅ
。 Ｉｎ、ｔｏ、２ｅ・・・・・・Ｐチャンネル型トランジ
スター、ｌｃ、１ｇ、１ｈ＊ Ｉｊ、ＩＩ、２ｃ。 ２ｇ、２ｈ、２ｊ、２１・・・・・・インバーター、ｉ
ｆ。 ｌｋ、ｌｉ、２ｆ、２に、２ｉ・・・・・・トランスフ
ァーゲート。 Ａｎ＠ｉｎ １４ｐｔ・１５ｎ半 ＩＴ
ＥＪ
の算術論理演算回路を示す回路図、第３図は第２図に示
す算術演算回路の真理直衣である。 １ ａ、ｉｂ、ｌｄ、１ｍ、１ ｐｅ ２ａ、２ｂ。 ２ｄ・・・・・・Ｎチャンネル型トランジスター、１ｅ
。 Ｉｎ、ｔｏ、２ｅ・・・・・・Ｐチャンネル型トランジ
スター、ｌｃ、１ｇ、１ｈ＊ Ｉｊ、ＩＩ、２ｃ。 ２ｇ、２ｈ、２ｊ、２１・・・・・・インバーター、ｉ
ｆ。 ｌｋ、ｌｉ、２ｆ、２に、２ｉ・・・・・・トランスフ
ァーゲート。 Ａｎ＠ｉｎ １４ｐｔ・１５ｎ半 ＩＴ
ＥＪ
Claims (1)
- 演算クロックの逆相時にキャリー伝播ラインがプリチャ
ージされる算術論理演算回路において、各桁の演算によ
る桁上げ信号がゲートにソースが地気に接続された第１
のＮチャンネル型トランジスターと、ドレインが電源に
ゲートが演算クロックに接続された第２のＰチャンネル
型トランジスターと、ソースが第１のＮチャンネル型ト
ランジスターのドレインにドレインが第２のＰチャンネ
ル型トランジスターのソースにゲートが電源に接続され
た第３のＮチャンネル型トランジスターと、ソースが地
気にドレインがキャリー伝播ラインに接続された第４の
Ｎチャンネル型トランジスターと、ドレインが電源にゲ
ートが演算クロックの逆相に接続された第５のＰチャン
ネル型トランジスターと、ソースが第４のＮチャンネル
型トランジスターのゲートにゲートが第２のＰチャンネ
ル型トランジスターのソースにドレインが第５のＰチャ
ンネル型トランジスターのソースに接続された第６のＰ
チャンネル型トランジスターと、ドレインが第６のトラ
ンジスターのソースにゲートが演算クロックの逆相にソ
ースが地気に接続された第７のＮチャンネル型トランジ
スタとを含むことを特徴とする算術論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP944085A JPS61168041A (ja) | 1985-01-22 | 1985-01-22 | 算術論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP944085A JPS61168041A (ja) | 1985-01-22 | 1985-01-22 | 算術論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168041A true JPS61168041A (ja) | 1986-07-29 |
Family
ID=11720363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP944085A Pending JPS61168041A (ja) | 1985-01-22 | 1985-01-22 | 算術論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111325A (ja) * | 1985-07-12 | 1987-05-22 | Mitsubishi Electric Corp | マンチェスタ型キャリィ伝搬回路 |
-
1985
- 1985-01-22 JP JP944085A patent/JPS61168041A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111325A (ja) * | 1985-07-12 | 1987-05-22 | Mitsubishi Electric Corp | マンチェスタ型キャリィ伝搬回路 |
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