JPS61172431A - サンプリング信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えばサンプリングオッシロスコープ等に用
いられるサンプリング信号発生回路に関する。

〔発明の技術的背景とその問題点〕

周知のように、例えばサングリングオッシロスコープに
用いられるサンプリング回路は、そのサンプリングのタ
イｉングをトリガー信号に対して順次遅延させる必要が
ある。このようなサンプリング信号発生回路としては、
従来、鋸歯状波と階段波の組合せによるアナログ回路、
あるいはカウンタ等を用いたディジタル回路の　　２つ
の方法が考えられている。

とζろで、前記アナログ回路の場合、その構成が複雑で
あシ、高度な回路技術を必要とし、また、前記ディジタ
ル回路の場合、殆んど無調整で使用できる反面、その動
作速度が使用する集積回路の動作速度に制約されるため
、高速化するヒとが離しいという問題を有している。

〔発明の目的〕

この発明は上記−事情に基づいてなされたものであ夛、
その目的とするところは、比較的低速の回路を用いて高
速のサンプリング信号を発生することができ、しかも、
回路構成が比較的簡拳なサンプリング信号発生回路を提
供しようとするものである。

〔発明の概要〕

この発明は、例えば発振回路よ多出力される基本信号を
分周して所要のクロック信号を生成し、とのクロック信
号をプログラマ１ル・ディジタル遅延回路によって遅延
することによシ、前記基本信号の周期よシ短い等価サン
プリング信号を発生するものである。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第７図はこの発明が適用されるサンプリングオッシロス
コープの要部を示すものである。チャンネル１．チャン
ネル２にそれぞれ対応した入力信号ｉ、、ｉ、はそれぞ
れアッテネータ（ＡＴＴ　）　Ｊ　１　、　Ｊ　２に供
給される。これらアッテネータ１１．１２は図示せぬ操
作子によって入力信号ｉ、、ｉ、のレベル管適宜設定す
るものであり、操作子の操作に対応し九設定値ＡＴＳは
後述するＩハポー）　Ｊ　７　ｔ　ＲＡＭ　！　５等を
介して演算処理装置（以下、ＣＰＵと略称する）３１に
供給される。これらアッテネータ１１．１２によって所
定レベルに減衰された入力信号はそれぞれ増幅器１３．
１４を介してサンプルホールド（Ｓ」）回路１５．１６
に供給される。これらサンプルホールド回路１５　、１
６には後述するサンプリング信号発生回路よりサンプリ
ング信号８ｐが供給されておシ、このサンプリング信号
Ｓｐによって入力信号がサンプリングされる。

これらサンプリングされた信号はそれぞれ増幅器１７．
１８を介してめ変換器１ｙｅｘｏＫ供給され、Ｄ、〜Ｄ
、なる８ビツトのディジタル信号に変換される。これら
い変換器１９゜２０にはサンプリングされた信号ｆＡ／
Ｄ変換器１９．２０内く入力する書込み信号ＷＲ，変換
されたディジタル信号をめ変換器１９．２０よシ読出す
読出し信号ｃｈＪＲＤ　、　ａｈ２ＲＤが供給され、ま
た、これらめ変換器１９．２０からは変換動作の終了を
示す割込み信４　ｌＮＴＲがそれぞれ出力されるように
なっている。また、前記増幅器１３．１４の出力信号は
トリガ信号発生回路２１に供給されている。このトリガ
信号発生回路２１は選択スイッチ２２によって設定され
九レベルと前記増幅器１３．１４の出力信号のうち、選
択した何れか一方の出力信号が一致した場合トリガ信号
ＴＲＧを出力するものであ〕、このトリガ信号ＴＲＧに
基づいて前記サンプリング信号Ｓｐが発生されるように
なっている。

一方、第８図は全体の制御回路を示すものである。演算
処理装置（以下、ＣＰＵと略称する）３１は例えばマイ
クロコンビエータによって構成されておシ、このＣＰＵ
　Ｊ　Ｊにはデータバス３２、アドレスバス３３を介し
てＲＯＭ　Ｊ　４　。

ＲＡＭ　３５　、アドレスデコーダ３６．！ハポート３
１が接続されている。前記ＲＯＭ　３４にはサンプリン
グ信号発生回路等の動作を制御するプログラム、および
データが□記憶されておｊｊ）、ＲＡＭ３５には前記φ
変換器１９，２０からのディジタル信号および前記アッ
テネータ１１．ｌｊ！の設定値ＡＴ８が記憶される。ま
た、アドレスデコーダ３６からは前記読出し信号ｅｈＪ
ＲＤｅｃｈＪＲＤ＊カクンタのクリア等に使用されるロ
ード信号ＬＯＡＤ　、り四ツク信号の選択を指定するク
ロック選択信号ｃＫ、８ＥＬ　、遅廻量の選択を指定す
る遅延選択信号ＤＥＬＥＹＳＥＬ　、アップカウンタの
リセットを行うリセット信号ＲＥＳＥＴ　、アップカウ
ンタのカウントアツプを行うカウントアツプ信号ＵＰ、
Ｃ＋１　力出力される。＠うＶｃ％Ｉ１０ホー）Ｊ７に
は前記アッテネータ１１．１２の設定値Ａ’ｌ’Ｓ。

掃引時間を設定する選択スイッチ３８の出力信号、トリ
ガ信号ＴＲＧの入力待ち状態であることを示すビズイー
信号ＢＵＳＹ等が供給される。

次に、この発明の要部であるタインング信号発生回路に
ついて説明する。

第１図、第２図においてコネクタ４０．４１は前述した
信号の接続を行うものである。スタート回路４２はフリ
ップ・フ四ッグ回路（以下、ＦＦ回路と称略する）４２
＆ｖ４２ｂｅインバ一タ回路４２ｃ、ナンド回路４ｊｄ
からなシ、前記ロード信号ＬＯＡＤに応じて出力される
ＦＦ回路４２＆のリセット出力信号によシ、後述するア
ップカウンタ４７の内容をダウンカウンタ４６にロード
するとともに、後述する発振回路４３の停止、ＦＦ回路
４８からのピズイー信号ＢＵＳＹの送出全行い、さらに
、セット出力信号により、分周回路４４のクリアを行う
。また、トリガ信号ＴＲＧに応じて出力されるＦＦ回路
４ｊａのリセット出力信号によシ、発振回路４３の動作
を行うものである。

発振回路４３は水晶振動子４３ａ、インバータ回路４３
ｂ、４３ｃ、ナンド回路４３ｄ、抵抗４Ｊｅ、４Ｊｆか
らなシ、例えば２５　ＭＥｚの基本信号を出力するもの
である。分周回路４４は１０　分周器４４ｍ、１０　　
分周器４４ｂ。

１０−’分周器４４ｃｅｌＯ分周器４４ｄ。

１０−５分周器４４・、１／２分周器４４　ｆ　ｔ　１
１５分周器４４ｇおよび選択回路（マルチブレフサ）４
４ｂ、４４１からなシ、前記基本信号を分周して所要の
クロック信号ＣＫを生成するものである。クロックセレ
クタ４５はセレクタ回路４５＆からなυ、前記ＣＰＵ　
Ｊ　１よシ供給されるり四ツク選択信号ＣＫ、ＳＥＬに
基づいてクロック選択データを取込み、この選択データ
に応じて前記分周回路４４の選択回路４４ｆ、４４ｇを
制御し、所要のクロック信号ＣＫを分周回路４４よシ取
出すものである。

ダウンカウンタ４６は直列接続された４ピツトのカウン
タ４６ｇ、４６ｂから構成され、前記ロード信号ＬＯＡ
Ｄに応じてスタート回路４２より出力される信号によっ
てアップカウンタ４ｒよシ供給される値（遅延量）まで
前記分周回路４４よシ出力されるクロック信号を計数、
遅延するものである。アップカウンタ４１は８ピツトの
カウンタ４１息によりて構成され、前記ＣＰＵ　Ｊ　１
よシ供給されるカクントアッグ信号ＵＰ、Ｃ＋１によっ
て計数動作されるとともくい　リセット信号ＲＥ８ＥＴ
によりてリセットされるようになりている。ＦＦ回路４
８は前記スタート回路４２よ〕供給されるロード信号Ｌ
ＯＡＤ　Ｋ対応した信号によってセットされ、このセッ
ト出力はビズイー信号ＢＵＳＹとして前記ＣＰＨに供給
される。

また、とのＦＦ回路４８は前記ダウンカウンタ４６の出
力信号によってクリアされ、このクリア出力信号はディ
ジタル遅延回路４９に供給される。

このディジタル遅延回路４９はディジタル遅延素子４９
ａによって構成されている。このディジタル遅延素子４
９ｍは３ビツトの設定信号によって５　ｎｓづつ３５　
！ＩＩまで入力信号を遅延することができるものである
。遅延セレクタ５０はセレクト回路５０ａによって構成
されておシ、前記ＣＰＵ　Ｊ　Ｊよシ供給される遅延選
択信号ＤＥＬＥＹ　８ＥＬに応じて遅延データ（ＤＴ）
を取込み、前記設定信号としてディジタル遅延回路４９
に供給するものである。

サンプリング信号生成回路５１は前記ディジタル遅延回
路５０の出力信号よりサンプリング信号Ｓｐを生成する
ＦＦ回路５１ａ、およびインバータ回路５１ｂ、抵抗５
１ｃ、コンデンサ５１ｄ、ナンド回路５１ｅからなシ、
サンプリング信号五よシ若干遅れた書込み信号６を生成
する書込み信号生成回路５１ｆ、ならびに、ナンド回路
５１ＴＫｅ５１ｂ、インバータ回路５１１、抵抗５１ｊ
、コンデンサ５１ｋからな）、前記め変換器１！１，２
０の変換終了を示す割込み信号ｌＮＴＲよシ前記ＦＦ回
路５１１のクリア信号を生成するクリア回路ｓｘＬから
構成されている。

上記構成において、先ず、第８図に示す選択スイッチ３
８１１Ｃよって例えば掃引時間が１μｍに設定された場
合の動作について説明する。

ＣＰＵ　３１では、先ず、第３図に示すステップＳＩに
おいて、遅延データの記憶エリアＤＴがクリアされる。

この後、ステップｓ、ｔｓｓ　ｅ８４において設定され
た掃引時間Ｓ、Ｔ、が判別され、その判別結果に応じて
ステラ７”８ｓｅＳｓ−８，において４，２，１の遅延
データが記憶エリアｎＫ記憶される。この場合、掃引時
間Ｓ、Ｔ。

はステップ８．、Ｓ、ｅｓａの何れにも該当しないため
、ステップＳ、において記憶エリアｎに０が記憶される
。この後、ステップＳ、においてリセット信号ＲＥＳＥ
Ｔが出力されてアップカウンタ４１がリセットされ、ス
テップＳ１．において前記記憶エリアＤＴに記憶された
遅延データが遅延セレクタ５０にセットされる。次に、
ステップＳ８、において、クロックセレクタ４５にクロ
ック選択データがセットされる。このクロック選択デー
タは前記ＲＯＭ　Ｊ　４に記憶されておシ、その値は第
４図に示す如く設定されている。この場合は掃引時間が
１μｍであるからクロック選択データは＠ＯＯ”である
。この後、ステップＳ□、においてロード信号ＬＯＡＤ
が送出されると、スタート回路４２のＦＦ回路４２ｍの
セラヘト出力信号によって分周回路４４の分周器４４１
〜４４ｇがクリアされ、リセット出力信号によシ、アッ
プカウンタ４１の内容″″０”がダウンカウンタ４６に
セットされる。さらに、発振回路４３が停止されるとと
もに、ＦＦ回路４８のセット出力端Ｑからはハイレベル
のビズィー信号ＢＵＳＹが出力され、ＣＰＵ　３１はス
テップＳ、において待機状態とされる。

この状態において、トリガ信号発生回路２１より第５図
に示す如く例えば入力信号（１に対応してトリガ信号Ｔ
ＲＧが出力されると、スタート回路４２におけるＦＦ回
路４Ｊ＆のリセット出力信号によって発振回路４３が動
作され−との発振回路４３よシ出力される基本信号は分
周回路４４に供給される。この分周回路４４からはクロ
ックセレクタ４５に設定されたクロック選択データに従
って第５図に示す如（，４０ｎｓのクロック信号ＣＫが
出力され、このクロック信号ＣＫはダウンカウンタ４６
に供給される。

このダウンカウンタ４６には前述した如く、＠０”がセ
ードされているため、１番目のクロック信号ＣＫＫ応じ
て第５図に示す如く、？ロー信号Ｂ１が出力される。と
の信号Ｂ！に応じてＦＦ回路４８のリセット出力信号は
第５図にＦｌで示す如くハイレベルとな）、この信号Ｆ
１はディジタル遅延回路４９に供給される。

このディジタル遅延回路４９には遅延データ＠００″、
即ち、遅延時間＠０”がセットされているため、出力端
０からは第５図に０．で示す信号が出力される。、この
信号はサンプリング信号生成回路５１におけるＦＦ回路
５１＆のクロック入力端に供給される。したがって、と
のＦＦ回路ＪＪａのリセット出力端Ｑからは第５図に示
すサンプリング信号ＳＰｓが出力ぢれる。

この信号はサンプルホールド回路１５．１６に供給遮れ
、第５図に示す如く、トリガ信号ＴＲＧ発先時における
入力信号１１０レベルが抽出される。

一方、前記ＦＦ回路５１ｍのセット出力信号は書込み信
号生成回路ｓｉｔに供給され、この書込み信号生成回路
５１ｔｆｌＣおいて第５図に示す如く、前記サンプリン
グ信号ＳＰＩよシ所定時間遅延された書込み信号Ｗａ□
が生成される。

この書込み信号ＷＲ，はめ変換器１９，２（ｊに供給さ
れ、この書込み信号ＷＲ，によってサンプルホールド回
路１５．１６において抽出された信号かの変換器１９．
２０に書込まれる。

このφ変換器１９　＃　ｊ　Ｏの変換動作が終了すると
１第５図に示す如く割込み信号ｌＮＴＲ１＠　ｅＩＮＴ
Ｒ，□が出力され、これら割込み信号ｌＮＴＲ１１ｅＩ
ＮＴＲ，、はクリア回路５ｚｔＫ供給される。このクリ
ア回路５１１では第５図に示す如く、割込み信号ｌＮＴ
Ｒ，に基づいて、これよシ所定時間遅蔦されたクリア信
号ＣＬ１が生成され、このクリア信号ＣＬ１は前記ＦＦ
回路５１ａのクリア端子に供給される。したがって、と
のＦＦ回路５１ａはリセットされ、サンプリング信号Ｓ
Ｐｓが停止される。

ところτ、前記トリガ信号ＴＲＧがスタート回路４２に
供給されると、ＦＦ回路４ｊａのリセット信号によりて
ＦＦ回路４８のセット出力信、号はローレベルとされる
。このため、ＣＰＵ　ｓ　Ｊでは制御がステップＳ、か
らステラｆ８．．に移行され、１００μＳの開停止され
る。この時間は前記い変換器１９．２０の変換動作が終
了するまでの時間である。この後、ステップＳ１゜にお
いて読出し信号ｃｈＪＲＤ　、　ｃｂ’ＲＤが順次出力
され、この信号ｃｈＪＲＤ　、　ｅｈＪＲＤに応じて前
記め変換器１ｙ、２０の変換データが前記ＲＡＭ３５に
読込まれる。次に、ステップＳ８．で記憶エリアＤＴの
内容に記憶エリアｎの内容が加算される。この場合、何
れの記憶エリア［）Ｔ、ｎの内容も＠０”であるため、
記憶エリアＤＴの内容は＠０”のままである。この記憶
エリアＤＴの内容はステラｆ　Ｓ　、　ｙにおいて遅延
セレクタ５０にセットされ、この後、ステップ８１８に
おφて遅延セレクタ５０の内容が＠Ｏ”か否か判別され
る。この場合＠０２であるから、ステップＳ１．におい
てＵＰ　、Ｃ＋１信号が出力され、アップカウンタ４７
の内容が１＋１”される。次に、ステップＳ、。におい
てこの７ツゾカクンタ４７の内容が１２５６”か否か判
別され、＠２５６”に達していない場合は制御が前記ス
テップＳ、に移行される。

以下、同摸にして、アップカウンタ４７がカウントアツ
プされる毎に、ダウンカウンタ４６よ多出力されるがロ
ー信号Ｂ、、Ｂ、・・・のタイミングがクロック信号１
個分づつ遅れる。このため、サンプリング信号生成回路
５１より出力されるサンプリング信号Ｓｐ＊　　＊　８
ｐｓ””もこれと同様にして遅れて出力される。したが
って、入力信号ｉ１のサンプリング周期はトリガ信号Ｔ
ＲＧよＦ）　４０　ｎｓ　ｅ　８０　ｎｓ　ｔ　１２０
　ｎｓ　−と遅れて行く。そして、アップカウンタ４１
の内容が＠２５６’に達した場合、サンプリングおよび
昨変換動作が終了され、図示せぬ表示動作等が行われる
。

次に、掃引時間が例えば２５　ｎｓに設定された場合に
ついて説明する。この場合、先ず、ステップＳ□で記憶
エリアＤＴがクリアされた後、ステラｆｆ３．で記憶エ
リア］に＠ｌ”がセットされる。次に、ステップＳ、で
リセット信号ＲＥＭＩＴが出力されてアップカウンタ４
１がリセットされ、ステップＳ８．において前記記憶エ
リアＤＴに記憶された遅延データ１０′が遅延セレクタ
５０にセットされる。この後、ステップＳＫ１において
、クロックセレクタ４５にクロック選択データ＠ＯＯ”
がセットされる。そして、ステラ７’Ｓ、、にシいてロ
ード信号ＬＯＡＤが送°出されると、スタート回路４２
におけるＦＦ回路４ｊａのセット出力信号によって前記
と同様に分周回路４４０分周器４４ａ〜４４ｇがクリア
され、リセット出力信号によシ、アップカウンタ４１の
内容１０ｍがダウンカウンタ４６にセットされる。さら
に１発振回路４３は停止され、ＦＦ回路４８０セツト出
力端Ｑからはハイレベルのビズイー信号ＢＵＯＹが出力
され％　ＣＰＵ　３　ＪはステップＳ、において待機状
態とされる。

この状態においてトリガ信号発生回路２１よ６　　シ第
６図に示す如く例えば入力信号ｉ１に対応してトリガ信
号ＴＲＧが出力されると、スタート回路４２の出力信号
によって前記と同様に発振回路４３が動作され基本信号
が出力される。この基本信号は分周回路４４に供給され
、この分周回路４４からはクロックセレクタ４８に設定
されたクロック選択データに従って第６図に示す如＜、
４０ｍ−のクロック信号ＣＫが出力される。このクロッ
ク信号ＣＫは前述した如く、＠０”がセットされたダウ
ンカウンタ４６に供給される。したがって、このダウン
カウンタ４６からは１番目のクロック信号ＣＫに応じて
第６図に示す如（，２０一信号Ｂ８が出力される。この
信号Ｂ、に応じてＦＦ回路４８のリセット出力信号は第
６図にＦｉで示す如くハイレベルとなυ、この信号Ｆ１
はディジタル遅延回路４９に供給される。このディジタ
ル遅延回路４５１に遅延データ”ｏｏ’、即ち、遅延時
間１０′″がセットされているため、出力端０からは第
６図に０１で示す信号が出力される。この信号はサンプ
リング信号生成回路５１におけるＦＦ回路５１ａのクロ
ック入力端に供給される。

したがって、とのＦＦ回路５１ｈのリセット出力端Ｑか
らは第６図に示すサンプリング信号ＳＰｔが出力される
。この信号はサンプルホールド回路Ｉｓ、１ｇに供給さ
れ、第６図に示す如く、トリガ信号ＴＲＧ発生時におけ
る入力信号ｉｌのレベルが抽出される。

一方、前記ＦＦ回路５１＆のセット出力信号に応じて書
込み信号生成回路５１ｆよシ第６図に示す書込み信号Ｗ
Ｒ，が生成され、この書込み信号ＷＲ１によシサングル
ホールド回路１５゜１６において抽出され走信号が昨変
換器１９゜２０に書込まれる。このφ変換器１９，２０
の変換動作が終了すると、第６図に示す如く割込み信号
ｌＮＴＲ１，＃　　ｒＮＴＲ、１が出力され翫こり子回
路５１１において第６図に示すクリア信号ＣＬ１が生成
される。シ九がって、ＦＦ回路５１ａはこのクリア信号
ＣＬによってリセットされる。

ま虎、前記トリガ信号ＴＲＧがスタート回路４２に供給
されると、前述した如（ＣＰＵ　ｊ　Ｊでは制御がステ
ップＳ、からステップ８１４に移行され、１００ＪＩの
開停止される。この後、ステップＳ、、においてめ変換
器１９．２０の変換データが前記ＲＡＭ　Ｊ　ｊ　Ｋ読
込まれる。次に、ステップＳ４．で記憶エリアＤＴの内
容に記憶エリア肱の内容が加算される。この場合、記憶
エリアｎの内容は前述した如く”１″となっているため
、記憶エリアＤＴの内容は＠ｌ＃となる。

この記憶エリアＤＴの内容はステップＳ８．で遅延セレ
クタ５０にセットされ、この後ステップＳ８．において
遅延セレクタ５０の内容が＠０′″か否か判別される。

この場合″″１”となっているため、ステップＳ８．に
おいてアップカウンタ４７の内容が＠２５６　’か否か
判別され、＠２５６”に達していない場合は制御が前記
ステップＳ１１に移行される。

以下、同様にしてステップ８１１１〜Ｓ３．へ制御が移
行され、クロック信号ＣＫが出力される毎にメクンカク
ンタ４６よシ２０−信号Ｂ、。

Ｂ、・・・が出力されてＦＦ回路４８よ〕リセット出力
信号Ｆ、、Ｆ、・・・が出力される。仁のリセット出力
信号Ｆ、、Ｆｓはディジタル遅延回路４９でそれぞれ５
”Ｉ　ｅ　１０　ｎｍ　”−と遅延され、０、．０．・
・・なる信号が得られる。この信号０、．０．・・・は
サンプリング信号生成回路５１に供給され、このサンプ
リング信号生成回路５１からは第６図に示す如くトリガ
信号ＴＲＧよＦ）　５　ｎｓ　ｙ　１０　ｎｓと遅れた
サンプリング信号ＳＰｔ　ｅ　Ｓｐ＊が出力される。

しかして、ステップＳ、〜ｓｕｅのループを８回通ると
、ステップ８１　ｓ　Ｋ　ｋいて記憶エリアＤＴＯ値が
＠８”、即ち２進数＠１０００”とな〕、３ビット構成
からなる遅延セレクタ５゜の出力信号は＠ｏｏｏ　’と
なる。このため、ステップ８１１よ多制御がステラｆ８
ｍ、に移行され、アップカウンタ４７の値がカウントア
ツプされる。このようにしてアップカウンタ４１の内容
が＠２５６”となると、サンプリングおよびい変換動作
が終了され、図示せぬ表示動作等が行われる。

上記実施例によれば、掃引時間が０．５μＳ以下の場合
、クロック信号をディジタル遅延回路４９によって所定
時間づつ順次遅延し、この遅延された信号に基づいてサ
ンプリング信号を生成するようにしている。し九がりて
、２５　ＷＥｘの基本信号（４０ａｓのクロック信号Ｃ
Ｋ）よシ高い周期（最高５ｎ１）の等価サンプリング信
号を発生することができるものである。

また、発振回路の基本信号を２５　ＭＨｚと低く設定す
ることが可能であるため、比較的低速の回路素子を用い
ることができ、回路構成の簡単化、およびコストの低廉
化を図ることが可能である。

尚、この発明は上記実施例に限定されるものでなく、要
旨を変えない範囲で種々変形実施可能なことは勿論であ
る。

〔発明の効果〕

以上、詳述したようＫこの発明によれば、比較的低速の
回路を用いて高速のサンプリング信、号を発生すること
ができ、しかも、回路構成が比較的簡単なサンプリング
信号発生回路を提供できる。

【図面の簡単な説明】

第１図はこの発明に係わるサンプリング信号発生回路の
一実施例を示す構成図、第２図は第１図を具体的に示す
回路構成図、第３図は演算処理装置の動作を説明するた
めに示すフローチャート、第４図は掃引時間とクロック
選択データとの関係を示す図、第５図、第６図はそれぞ
れサンプリング信号発生回路の動作を説明するために示
す各部の波形図、第７図、第８図はそれぞれこの発明が
適用されるサンプリングオッシロスコープの要部を示す
構成図である。 １５、ｘ６・・・サンプルホールド回路、１９゜２０・
・・め変換器、２１・・・トリガ信号発生回路、３１・
・・ＣＰＵｔ　４２・・・スタート回路、４３・・・発
振回路、４４・・・分周回路、４５・・・り四ツクセレ
クタ、４６・・・〆ランカウンタ、４１・・・アッグカ
クンタ、４８・・・ＦＦ回路、４９・・・ディジタル遅
延回路、５０・・・遅延セレクタ、５１・・・サンプリ
ング信号生成回路。 出顯人代理人　　弁理士　鈴　江　武　彦第１図 第３図（ａ） 第３図（ｂ） 第４図 第６図

Claims (1)

【特許請求の範囲】
1. トリガ信号に応じて基本信号を発生する発振手段と、こ
   の発生された基本信号を所定周期のクロック信号に分周
   する分周手段と、所定の数値が設定され前記クロック信
   号に応じて設定された数値よりダウンカウントを行うダ
   ウンカウンタと、前記基本信号の周期より短かい所定の
   遅延量が設定され、前記ダウンカウンタの出力信号を遅
   延量に応じて遅延しサンプリング信号を発生する手段と
   を具備したことを特徴とするサンプリング信号発生回路
   。