JPH05268020A - クロック切換回路 - Google Patents
クロック切換回路Info
- Publication number
- JPH05268020A JPH05268020A JP6272092A JP6272092A JPH05268020A JP H05268020 A JPH05268020 A JP H05268020A JP 6272092 A JP6272092 A JP 6272092A JP 6272092 A JP6272092 A JP 6272092A JP H05268020 A JPH05268020 A JP H05268020A
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- JP
- Japan
- Prior art keywords
- clock
- terminal
- circuit
- signal
- clocks
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 切り換え時にノイズが発生しないようにす
る。 【構成】 セレクタ８は、端子Ｓにローレベルの選択信
号が入力されたときは、端子Ａに入力されているクロッ
ク１を選択して端子Ｙよりクロック９として出力し、一
方、端子Ｓにハイレベルの選択信号が入力されたとき
は、端子Ｂに入力されているクロック２を選択して端子
Ｙよりクロック９として出力する。積分回路４，５は、
それぞれ抵抗とコンデンサとによって構成され、クロッ
ク１，２をそれぞれ積分する。アンド回路６は積分回路
４，５の出力信号の論理積をとり、クロック１，２を遅
延させたクロックを出力する。フリップフロップ７は、
アンド回路６の出力信号の立ち上がりで切換信号３を取
り込み、選択信号７１としてセレクタ８の端子Ｓに供給
する。その結果、選択信号７１は必ずクロック１，２の
レベルが安定した状態で切り換わり、ノイズの発生が防
止される。
る。 【構成】 セレクタ８は、端子Ｓにローレベルの選択信
号が入力されたときは、端子Ａに入力されているクロッ
ク１を選択して端子Ｙよりクロック９として出力し、一
方、端子Ｓにハイレベルの選択信号が入力されたとき
は、端子Ｂに入力されているクロック２を選択して端子
Ｙよりクロック９として出力する。積分回路４，５は、
それぞれ抵抗とコンデンサとによって構成され、クロッ
ク１，２をそれぞれ積分する。アンド回路６は積分回路
４，５の出力信号の論理積をとり、クロック１，２を遅
延させたクロックを出力する。フリップフロップ７は、
アンド回路６の出力信号の立ち上がりで切換信号３を取
り込み、選択信号７１としてセレクタ８の端子Ｓに供給
する。その結果、選択信号７１は必ずクロック１，２の
レベルが安定した状態で切り換わり、ノイズの発生が防
止される。
Description
【０００１】
【産業上の利用分野】本発明は、クロックを切り換える
ための回路に関するものである。
ための回路に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路などでは、図３に
示すようなクロック切換回路が用いられていた。この回
路はセレクタ８からなり、その入力端子Ａにはクロック
１０が、入力端子Ｂにはクロック１１がそれぞれ入力さ
れ、選択信号入力端子Ｓには切換信号１２が入力されて
いる。そして、図４のタイミングチャートに示すよう
に、切換信号１２がローレベルのときは、セレクタ８は
クロック１０を選択し、出力端子Ｙよりクロック１３と
して出力する。一方、切換信号１２がハイレベルのとき
は、セレクタ８はクロック１１を選択し、出力端子Ｙよ
りクロック１３として出力する。
示すようなクロック切換回路が用いられていた。この回
路はセレクタ８からなり、その入力端子Ａにはクロック
１０が、入力端子Ｂにはクロック１１がそれぞれ入力さ
れ、選択信号入力端子Ｓには切換信号１２が入力されて
いる。そして、図４のタイミングチャートに示すよう
に、切換信号１２がローレベルのときは、セレクタ８は
クロック１０を選択し、出力端子Ｙよりクロック１３と
して出力する。一方、切換信号１２がハイレベルのとき
は、セレクタ８はクロック１１を選択し、出力端子Ｙよ
りクロック１３として出力する。
【０００３】
【発明が解決しようとする課題】しかしこのような従来
のクロック切換回路では、切換信号１２が直接セレクタ
８に入力されているため、切換信号１２の論理レベル
が、クロック１０，１１の立ち下り（あるいは立ち上が
り）近辺で変化した場合には、クロック１０，１１の若
干のずれなどによりクロック１３に図のようなノイズＮ
が発生し、クロック１３が供給される回路で誤動作が発
生するという問題があった。
のクロック切換回路では、切換信号１２が直接セレクタ
８に入力されているため、切換信号１２の論理レベル
が、クロック１０，１１の立ち下り（あるいは立ち上が
り）近辺で変化した場合には、クロック１０，１１の若
干のずれなどによりクロック１３に図のようなノイズＮ
が発生し、クロック１３が供給される回路で誤動作が発
生するという問題があった。
【０００４】本発明の目的は、このような問題を解決
し、切り換え時にノイズが発生しないようにしたクロッ
ク切換回路を提供することにある。
し、切り換え時にノイズが発生しないようにしたクロッ
ク切換回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のクロック切換回
路は、第１および第２のクロックを入力とし、所定の選
択信号にもとづいて前記２つのクロックのいずれかを出
力するセレクタと、前記第１および第２のクロックをそ
れぞれ積分して出力する第１および第２の積分回路と、
これら第１および第２の積分回路の出力信号を入力とす
るアンド回路と、所定の切換信号および前記アンド回路
の出力信号をそれぞれデータおよびクロックとして受け
取り、出力信号を前記選択信号として前記セレクタに供
給するフリップフロップとを備えたことを特徴とする。
路は、第１および第２のクロックを入力とし、所定の選
択信号にもとづいて前記２つのクロックのいずれかを出
力するセレクタと、前記第１および第２のクロックをそ
れぞれ積分して出力する第１および第２の積分回路と、
これら第１および第２の積分回路の出力信号を入力とす
るアンド回路と、所定の切換信号および前記アンド回路
の出力信号をそれぞれデータおよびクロックとして受け
取り、出力信号を前記選択信号として前記セレクタに供
給するフリップフロップとを備えたことを特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるクロック切換回路の一例
を示す。セレクタ８は、端子Ｓにローレベルの選択信号
が入力されたときは、端子Ａに入力されているクロック
１を選択して端子Ｙよりクロック９として出力し、一
方、端子Ｓにハイレベルの選択信号が入力されたとき
は、端子Ｂに入力されているクロック２を選択して端子
Ｙよりクロック９として出力する。積分回路４，５は、
それぞれ抵抗とコンデンサとによって構成され、クロッ
ク１，２をそれぞれ積分する。アンド回路６は積分回路
４，５の出力信号の論理積をとる。フリップフロップ７
は、切換信号３をデータとして端子Ｄで受け取り、アン
ド回路６の出力信号をクロックとして端子Ｃで受け取
る。そして、アンド回路６の出力信号の立ち上がりで切
換信号３を取り込み、選択信号としてセレクタ８の端子
Ｓに供給する。
説明する。図１に本発明によるクロック切換回路の一例
を示す。セレクタ８は、端子Ｓにローレベルの選択信号
が入力されたときは、端子Ａに入力されているクロック
１を選択して端子Ｙよりクロック９として出力し、一
方、端子Ｓにハイレベルの選択信号が入力されたとき
は、端子Ｂに入力されているクロック２を選択して端子
Ｙよりクロック９として出力する。積分回路４，５は、
それぞれ抵抗とコンデンサとによって構成され、クロッ
ク１，２をそれぞれ積分する。アンド回路６は積分回路
４，５の出力信号の論理積をとる。フリップフロップ７
は、切換信号３をデータとして端子Ｄで受け取り、アン
ド回路６の出力信号をクロックとして端子Ｃで受け取
る。そして、アンド回路６の出力信号の立ち上がりで切
換信号３を取り込み、選択信号としてセレクタ８の端子
Ｓに供給する。
【０００７】次に、図２のタイミングチャートを参照し
て動作を説明する。クロック１，２は図に示すような所
定周期のクロックである。積分回路４，５はそれぞれク
ロック１，２を積分するため、それらの出力信号４１，
５１は図のような鈍った波形となる。
て動作を説明する。クロック１，２は図に示すような所
定周期のクロックである。積分回路４，５はそれぞれク
ロック１，２を積分するため、それらの出力信号４１，
５１は図のような鈍った波形となる。
【０００８】そしてアンド回路６は、信号４１，５１が
共にローレベルからハイレベルへのスレッショルドレベ
ルを越えた場合にハイレベルの信号を出力し、逆に、信
号４１，５１のいずれかがハイレベルからローレベルへ
のスレッショルドレベルを越えた場合にはローレベルの
信号を出力する。その結果、アンド回路６の出力信号６
１はクロック１，２を若干遅延させたものとなる。
共にローレベルからハイレベルへのスレッショルドレベ
ルを越えた場合にハイレベルの信号を出力し、逆に、信
号４１，５１のいずれかがハイレベルからローレベルへ
のスレッショルドレベルを越えた場合にはローレベルの
信号を出力する。その結果、アンド回路６の出力信号６
１はクロック１，２を若干遅延させたものとなる。
【０００９】切換信号３は、この出力信号６１の立ち上
がりでフリップフロップ７に取り込まれるので、図のよ
うにタイミングＴ１で切換信号３がハイレベルになる
と、その次の出力信号６１の立ち上がりのタイミングＴ
２でフリップフロップ７はハイレベルの選択信号７１を
出力する。従って、セレクタ８はタイミングＴ２以前
は、クロック１を選択し、クロック９として出力する
が、タイミングＴ２以降は、クロック２を選択し、クロ
ック９として出力する。そして、選択信号７１のレベル
は、クロック１，２が完全にハイレベルになり、安定し
た定常状態で変化するので、図のようにクロック９には
一切ノイズは発生しない。
がりでフリップフロップ７に取り込まれるので、図のよ
うにタイミングＴ１で切換信号３がハイレベルになる
と、その次の出力信号６１の立ち上がりのタイミングＴ
２でフリップフロップ７はハイレベルの選択信号７１を
出力する。従って、セレクタ８はタイミングＴ２以前
は、クロック１を選択し、クロック９として出力する
が、タイミングＴ２以降は、クロック２を選択し、クロ
ック９として出力する。そして、選択信号７１のレベル
は、クロック１，２が完全にハイレベルになり、安定し
た定常状態で変化するので、図のようにクロック９には
一切ノイズは発生しない。
【００１０】
【発明の効果】以上説明したように本発明のクロック切
換回路は、第１および第２のクロックを入力とし、所定
の選択信号にもとづいて２つのクロックのいずれかを出
力するセレクタと、第１および第２のクロックをそれぞ
れ積分して出力する第１および第２の積分回路と、これ
ら第１および第２の積分回路の出力信号を入力とするア
ンド回路と、所定の切換信号およびアンド回路の出力信
号をそれぞれデータおよびクロックとして受け取り、出
力信号を選択信号としてセレクタに供給するフリップフ
ロップとを備えたことを特徴とする。
換回路は、第１および第２のクロックを入力とし、所定
の選択信号にもとづいて２つのクロックのいずれかを出
力するセレクタと、第１および第２のクロックをそれぞ
れ積分して出力する第１および第２の積分回路と、これ
ら第１および第２の積分回路の出力信号を入力とするア
ンド回路と、所定の切換信号およびアンド回路の出力信
号をそれぞれデータおよびクロックとして受け取り、出
力信号を選択信号としてセレクタに供給するフリップフ
ロップとを備えたことを特徴とする。
【００１１】従って、本発明のクロック切換回路では、
アンド回路からは、第１および第２のクロックを遅延さ
せたクロックが出力され、フリップフロップはそのクロ
ックにもとづいて切換信号を取り込む。そのため、フリ
ップフロップが出力する選択信号は、第１および第２の
クロックの論理レベルが変化する過渡状態では変化せ
ず、第１および第２のクロックが完全にハイレベルまた
はローレベルになり、安定した状態で変化する。その結
果、セレクタが出力するクロックには、クロックの切換
に伴うノイズは一切含まれず、回路の誤動作を防止する
ことが可能となる。
アンド回路からは、第１および第２のクロックを遅延さ
せたクロックが出力され、フリップフロップはそのクロ
ックにもとづいて切換信号を取り込む。そのため、フリ
ップフロップが出力する選択信号は、第１および第２の
クロックの論理レベルが変化する過渡状態では変化せ
ず、第１および第２のクロックが完全にハイレベルまた
はローレベルになり、安定した状態で変化する。その結
果、セレクタが出力するクロックには、クロックの切換
に伴うノイズは一切含まれず、回路の誤動作を防止する
ことが可能となる。
【図１】本発明のクロック切換回路の一例を示す回路図
である。
である。
【図２】図１のクロック切換回路の動作を示すタイミン
グチャートである。
グチャートである。
【図３】従来のクロック切換回路の一例を示す回路図で
ある。
ある。
【図４】図３のクロック切換回路の動作を示すタイミン
グチャートである。
グチャートである。
４，５ 積分回路 ６ アンド回路 ７ フリップフロップ ８ セレクタ
Claims (2)
- 【請求項１】第１および第２のクロックを入力とし、所
定の選択信号にもとづいて前記２つのクロックのいずれ
かを出力するセレクタと、 前記第１および第２のクロックをそれぞれ積分して出力
する第１および第２の積分回路と、 これら第１および第２の積分回路の出力信号を入力とす
るアンド回路と、 所定の切換信号および前記アンド回路の出力信号をそれ
ぞれデータおよびクロックとして受け取り、出力信号を
前記選択信号として前記セレクタに供給するフリップフ
ロップとを備えたことを特徴とするクロック切換回路。 - 【請求項２】前記第１および第２の積分回路は、それぞ
れ抵抗とコンデンサとにより構成されていることを特徴
とする請求項１に記載の請求項切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272092A JPH05268020A (ja) | 1992-03-19 | 1992-03-19 | クロック切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272092A JPH05268020A (ja) | 1992-03-19 | 1992-03-19 | クロック切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268020A true JPH05268020A (ja) | 1993-10-15 |
Family
ID=13208472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6272092A Pending JPH05268020A (ja) | 1992-03-19 | 1992-03-19 | クロック切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583461A (en) * | 1994-09-19 | 1996-12-10 | Advanced Micro Devices, Inc. | Internal clock signal generation circuit having external clock detection and a selectable internal clock pulse |
| US5926053A (en) * | 1995-12-15 | 1999-07-20 | National Semiconductor Corporation | Selectable clock generation mode |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
-
1992
- 1992-03-19 JP JP6272092A patent/JPH05268020A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583461A (en) * | 1994-09-19 | 1996-12-10 | Advanced Micro Devices, Inc. | Internal clock signal generation circuit having external clock detection and a selectable internal clock pulse |
| US5926053A (en) * | 1995-12-15 | 1999-07-20 | National Semiconductor Corporation | Selectable clock generation mode |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
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