JPS6117411B2 - - Google Patents
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- Publication number
- JPS6117411B2 JPS6117411B2 JP6028079A JP6028079A JPS6117411B2 JP S6117411 B2 JPS6117411 B2 JP S6117411B2 JP 6028079 A JP6028079 A JP 6028079A JP 6028079 A JP6028079 A JP 6028079A JP S6117411 B2 JPS6117411 B2 JP S6117411B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- output terminal
- amplifier
- circuit
- Prior art date
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- Expired
Links
- 230000000903 blocking effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 3
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は出力オフセツト電圧がきわめて小さ
くできるよう考慮したシングルエンデツド・プツ
シユプル増幅器に関するものである。
くできるよう考慮したシングルエンデツド・プツ
シユプル増幅器に関するものである。
この種のプツシユプル増幅器において、初段に
電界効果トランジスタ（以下FETと称呼する）
を用いた場合にはFETのＩDSSのばらつきによつ
て、そのFETの出力電極に直結される２段目以
降の能動素子の動作点にばらつきが生じ、そのた
めにプツシユプル回路の上下の動作電流が異なつ
て、出力オフセツト電圧を一定にすることが困難
になるという不都合を有している。
電界効果トランジスタ（以下FETと称呼する）
を用いた場合にはFETのＩDSSのばらつきによつ
て、そのFETの出力電極に直結される２段目以
降の能動素子の動作点にばらつきが生じ、そのた
めにプツシユプル回路の上下の動作電流が異なつ
て、出力オフセツト電圧を一定にすることが困難
になるという不都合を有している。
従つて上記した不都合を解消するためには、入
力初段FETのドレインと電源間に半固定可変抵
抗器を接続するよう構成させて、２段目のトラン
ジスタおよびこれに直結される出力トランジスタ
等の動作電流を制御し、出力端のオフセツト電圧
を調整するようにしている。しかしながらこの様
な従来のものにおいては上記可変抵抗器を調整す
る必要があるため、その調整が面倒であるだけで
なく、多量生産にあたつてはその調整作業として
の工程を置くことによる能率の低さが製品のコス
トを上昇させる結果になる。
力初段FETのドレインと電源間に半固定可変抵
抗器を接続するよう構成させて、２段目のトラン
ジスタおよびこれに直結される出力トランジスタ
等の動作電流を制御し、出力端のオフセツト電圧
を調整するようにしている。しかしながらこの様
な従来のものにおいては上記可変抵抗器を調整す
る必要があるため、その調整が面倒であるだけで
なく、多量生産にあたつてはその調整作業として
の工程を置くことによる能率の低さが製品のコス
トを上昇させる結果になる。
又、初段にバイポーラトランジスタを用いた場
合には比較的出力オフセツト電圧を一定にさせる
ことができるが、レコード再生用カートリツジの
出力を増幅するヘツドアツプにおいては出力オフ
セツト電圧を例えば１ｍＶ以内に押さえる必要も
あり、この様な増幅器においてはたとえ初段にバ
イポーラトランジスタを用いたとしても出力オフ
セツト電圧を極端に低く押さえるための対策が必
要となる。
合には比較的出力オフセツト電圧を一定にさせる
ことができるが、レコード再生用カートリツジの
出力を増幅するヘツドアツプにおいては出力オフ
セツト電圧を例えば１ｍＶ以内に押さえる必要も
あり、この様な増幅器においてはたとえ初段にバ
イポーラトランジスタを用いたとしても出力オフ
セツト電圧を極端に低く押さえるための対策が必
要となる。
この発明は無調整によつて出力オフセツト電圧
を少なく押さえることができる。増幅器を提供し
ようとするものであり、以下初段にFETを用い
た図示例に基づいて説明する。Q1はそのゲート
が入力端INに接続され、又ソースがソース抵抗
R1を介してアースに接続されたＮチヤンネルの
FETであり、このＮチヤンネルFET Q1のドレ
インは抵抗R2を介して正電源＋Ｂに接続されて
いる。
を少なく押さえることができる。増幅器を提供し
ようとするものであり、以下初段にFETを用い
た図示例に基づいて説明する。Q1はそのゲート
が入力端INに接続され、又ソースがソース抵抗
R1を介してアースに接続されたＮチヤンネルの
FETであり、このＮチヤンネルFET Q1のドレ
インは抵抗R2を介して正電源＋Ｂに接続されて
いる。
上記ＮチヤンネルFET Q1のドレインはPNP型
ドライバートランジスタQ2のベースに直結さ
れ、さらに該ドライバートランジスタQ2のコレ
クタNPNおよびPNP型の出力トランジスタQ3，
Q4に結合され、それぞれのエミツタ抵抗R3、R4
を介して出力端OUTに出力信号をもたらすよう
構成されている。なおトランジスタQ3およびQ4
のそれぞれのベース間に接続された抵抗R5とダ
イオードＤの直列回路はプツシユプル出力段のア
イドル電流を決定するための周知のバイアス回路
であり、又出力端OUTと初段FET Q1のソース
との間に結合された抵抗R6は負帰還回路を構成
するものである。
ドライバートランジスタQ2のベースに直結さ
れ、さらに該ドライバートランジスタQ2のコレ
クタNPNおよびPNP型の出力トランジスタQ3，
Q4に結合され、それぞれのエミツタ抵抗R3、R4
を介して出力端OUTに出力信号をもたらすよう
構成されている。なおトランジスタQ3およびQ4
のそれぞれのベース間に接続された抵抗R5とダ
イオードＤの直列回路はプツシユプル出力段のア
イドル電流を決定するための周知のバイアス回路
であり、又出力端OUTと初段FET Q1のソース
との間に結合された抵抗R6は負帰還回路を構成
するものである。
次に正電源＋Ｂからそれぞれ抵抗を介してそれ
ぞれのエミツタに接続したトランジスタQ5，Q6
は互にベースが接続され、且つ一方のトランジス
タQ6のベース・コレクタ間が短絡されることに
よりカレントミラー回路を構成すると共に互に定
電流回路を構成している。又同様に負電源−Ｂか
らそれぞれ抵抗を介してそれぞれのエミツタに接
続したトランジスタQ7，Q8も互にベースが接続
され、且つ一方のトランジスタQ8のベース・コ
レクタ間が短絡されることによりカレントミラー
回路を構成すると共に互に定電流回路を構成して
いる。そしてトランジスタQ6およびQ8のコレク
タは共に抵抗R7，R8を介して後述する演算増幅
器OPの出力端Ａに結合されており、さらにトラ
ンジスタQ5とトランジスタQ7は共に正負の電源
＋Ｂ、−Ｂ間に上記ドライバートランジスタQ2及
びダイオードＤ、抵抗R5を介してカスコード接
続されている。
ぞれのエミツタに接続したトランジスタQ5，Q6
は互にベースが接続され、且つ一方のトランジス
タQ6のベース・コレクタ間が短絡されることに
よりカレントミラー回路を構成すると共に互に定
電流回路を構成している。又同様に負電源−Ｂか
らそれぞれ抵抗を介してそれぞれのエミツタに接
続したトランジスタQ7，Q8も互にベースが接続
され、且つ一方のトランジスタQ8のベース・コ
レクタ間が短絡されることによりカレントミラー
回路を構成すると共に互に定電流回路を構成して
いる。そしてトランジスタQ6およびQ8のコレク
タは共に抵抗R7，R8を介して後述する演算増幅
器OPの出力端Ａに結合されており、さらにトラ
ンジスタQ5とトランジスタQ7は共に正負の電源
＋Ｂ、−Ｂ間に上記ドライバートランジスタQ2及
びダイオードＤ、抵抗R5を介してカスコード接
続されている。
上記した演算増幅器OPは非反転入力端子と
反転入力端子とを備えており、その非反転入力
端子には上記出力端OUTより、抵抗R9とコン
デンサC1から成る交流阻止フイルタを介して直
流成分のみが印加されるよう成されている。又反
転入力端子は抵抗R10を介してアースされてい
る。
反転入力端子とを備えており、その非反転入力
端子には上記出力端OUTより、抵抗R9とコン
デンサC1から成る交流阻止フイルタを介して直
流成分のみが印加されるよう成されている。又反
転入力端子は抵抗R10を介してアースされてい
る。
以上の構成において入力端INに信号が印加さ
れると、その入力信号はFET Q1とドライバート
ランジスタQ2および出力トランジスタQ3，Q4か
ら成るシングルエンデツドプツシユプル増幅回路
により増幅され、出力端OUTにもたらされる。
れると、その入力信号はFET Q1とドライバート
ランジスタQ2および出力トランジスタQ3，Q4か
ら成るシングルエンデツドプツシユプル増幅回路
により増幅され、出力端OUTにもたらされる。
一方出力端OUTには演算増幅器OPの非反転入
力端子が交流阻止フイルタを介して接続されてい
るので、上記出力端OUTのオフセツト電圧値が
アース電位に対して比較され、その比較出力が増
幅されて出力端Ａに出力される。従つて出力端
OUTのオフセツト電圧が正又は負に移動したと
仮定すると、その変動量は演算増幅器OPの利得
との積として出力端Ａに現われることになる。
力端子が交流阻止フイルタを介して接続されてい
るので、上記出力端OUTのオフセツト電圧値が
アース電位に対して比較され、その比較出力が増
幅されて出力端Ａに出力される。従つて出力端
OUTのオフセツト電圧が正又は負に移動したと
仮定すると、その変動量は演算増幅器OPの利得
との積として出力端Ａに現われることになる。
それ故出力端OUTのオフセツト電圧が例えば
正方向に若干移動すると、出力端Ａの電位は大巾
に正方向にスイングされることになり、トランジ
スタQ6のコレクタ電流はトランジスタQ8のコレ
クタ電流に比較して小となり、トランジスタQ5
のコレクタ電流もトランジスタQ7のコレクタ電
流に比較して小になる。出力トランジスタQ3，
Q4のバイアス回路であるダイオードＤと抵抗R5
に流入する電流は小になり、この結果出力トラン
ジスタQ3のベース電位は下降し、出力端OUTの
オフセツト電圧も下降されることになる。従つて
出力オフセツト電圧は略アース電位に落ち着くこ
とになる。
正方向に若干移動すると、出力端Ａの電位は大巾
に正方向にスイングされることになり、トランジ
スタQ6のコレクタ電流はトランジスタQ8のコレ
クタ電流に比較して小となり、トランジスタQ5
のコレクタ電流もトランジスタQ7のコレクタ電
流に比較して小になる。出力トランジスタQ3，
Q4のバイアス回路であるダイオードＤと抵抗R5
に流入する電流は小になり、この結果出力トラン
ジスタQ3のベース電位は下降し、出力端OUTの
オフセツト電圧も下降されることになる。従つて
出力オフセツト電圧は略アース電位に落ち着くこ
とになる。
又、仮に出力端OUTのオフセツト電圧が負方
向に若干移動した場合には上述と逆の作用により
出力オフセツト電圧は上昇され、その結果出力オ
フセツト電圧は略アース電位に落ち着くことにな
る。
向に若干移動した場合には上述と逆の作用により
出力オフセツト電圧は上昇され、その結果出力オ
フセツト電圧は略アース電位に落ち着くことにな
る。
この発明は以上のように成されているので、初
段にFETを使用しているにもかかわらずFETの
ＩDSSのばらつきによつて生ずる２段目以降の動
作電流のばらつきを押さえることが可能であり、
従つて出力オフセツト電圧を常にアース電位に保
つことができる。しかも回路を調整することな
く、上記した効果をもたらすことが可能であるた
め、多量生産にあたつては生産能率を高めること
が出来、コストの低減にも寄与することができ
る。
段にFETを使用しているにもかかわらずFETの
ＩDSSのばらつきによつて生ずる２段目以降の動
作電流のばらつきを押さえることが可能であり、
従つて出力オフセツト電圧を常にアース電位に保
つことができる。しかも回路を調整することな
く、上記した効果をもたらすことが可能であるた
め、多量生産にあたつては生産能率を高めること
が出来、コストの低減にも寄与することができ
る。
さらにこの発明においては出力端の直流値とア
ース電位との差を演算増幅器によつて引き出して
いるために直流帰還利得を大巾に上げることが可
能であり、従つて出力オフセツト電圧の変動を極
端に小さく出来る効果も有り、さらに正又は負電
源の電源電圧がたとえ変化しても直流帰還利得が
大巾にとれるためにその影響を殆んど零にするこ
とが出来る。
ース電位との差を演算増幅器によつて引き出して
いるために直流帰還利得を大巾に上げることが可
能であり、従つて出力オフセツト電圧の変動を極
端に小さく出来る効果も有り、さらに正又は負電
源の電源電圧がたとえ変化しても直流帰還利得が
大巾にとれるためにその影響を殆んど零にするこ
とが出来る。
なお以上においては初段FETを用いた図示例
に基づいて説明したが、初段にバイポーラトラン
ジスタを用いた場合においても出力オフセツト電
圧を無調整で小さく押さえることができ、上記と
同様の効果を得ることができる。
に基づいて説明したが、初段にバイポーラトラン
ジスタを用いた場合においても出力オフセツト電
圧を無調整で小さく押さえることができ、上記と
同様の効果を得ることができる。
図面はこの発明の一実施例を示した結線図であ
る。 Q1……入力初段トランジスタ、Q2……第２の
トランジスタ、Q3，Q4……プツシユプル増幅用
トランジスタ、Q5〜Q8……電流源トランジス
タ、OP……演算増幅器、OUT……出力端。
る。 Q1……入力初段トランジスタ、Q2……第２の
トランジスタ、Q3，Q4……プツシユプル増幅用
トランジスタ、Q5〜Q8……電流源トランジス
タ、OP……演算増幅器、OUT……出力端。
Claims (1)
- １ 入力信号を増幅する単一の入力初段トランジ
スタの出力電極に第２のトランジスタの信号入力
電極を直結し、その第２のトランジスタの出力電
極に得られる信号をシングルエンデツド・プツシ
ユプル増幅回路により出力端にもたらすようにし
た増幅器において、前記第２のトランジスタのエ
ミツタおよびコレクタと＋電源および−電源との
間にカレントミラー回路を構成すると共にそれぞ
れ定電流回路を構成する各々一対の第３および第
４のトランジスタ対を接続し、かつ第３および第
４のトランジスタ対の一端を前記第２のトランジ
スタのエミツタおよびコレクタに対してカスコー
ド接続すると共に第３および第４のトランジスタ
対のもう一方の一端を演算増幅器の出力端に接続
し、また前記演算増幅器の非反転入力端子に前記
プツシユプル増幅回路の出力端を交流阻止フイル
タを介して接続したことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6028079A JPS55153408A (en) | 1979-05-18 | 1979-05-18 | Amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6028079A JPS55153408A (en) | 1979-05-18 | 1979-05-18 | Amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153408A JPS55153408A (en) | 1980-11-29 |
| JPS6117411B2 true JPS6117411B2 (ja) | 1986-05-07 |
Family
ID=13137569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6028079A Granted JPS55153408A (en) | 1979-05-18 | 1979-05-18 | Amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55153408A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5405423B2 (ja) * | 2010-09-29 | 2014-02-05 | 株式会社オーディオテクニカ | 電気音響変換器用増幅器 |
-
1979
- 1979-05-18 JP JP6028079A patent/JPS55153408A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153408A (en) | 1980-11-29 |
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