JPS61174232U - - Google Patents

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JPS61174232U
JPS61174232U JP5614985U JP5614985U JPS61174232U JP S61174232 U JPS61174232 U JP S61174232U JP 5614985 U JP5614985 U JP 5614985U JP 5614985 U JP5614985 U JP 5614985U JP S61174232 U JPS61174232 U JP S61174232U
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JP
Japan
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circuit
flop
signal
type flip
output
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JP5614985U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例の構成を示したブロ
ツク図、第２図は第１図に示した実施例の動作波
形図、第３図は第２図に示した波形図の一部を拡
大した拡大図、第４図は本実施例の他の実施例の
構成を示したブロツク図、第５図は従来の可変分
周器の構成を示したブロツク図、第６図は第５図
に示した可変分周器の動作波形図、第７図は第６
図に示した波形図の一部を拡大した拡大図、第８
図は従来の可変分周器の動作を示す波形を拡大し
た拡大図である。 １，２，３，４，４１，４２，４３，４４，４
５……Ｄ形フリツプフロツプ回路、５，６，７，
８，９，１０，１１，４６，４７，４８，４９…
…論理積回路、１２，１３，１４，１５，５０，
５１，５２，５３……分周比設定端子、１６……
論理和回路、１７……否定回路、１８，５５……
端子、１９……否定論理和回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 被分周入力信号をクロツクパルスとし前段のＱ
    出力端子からの出力がゲート回路を介してＤ入力
    端子に入力されるよう接続された複数のＤ形フリ
    ツプフロツプ回路と、分周比設定信号に応じて前
    記Ｄ形フリツプフロツプ回路の出力のいずれか一
    を選択する選択回路とを備え、この選択回路から
    論理的に有意な信号が出力されたとき前記Ｄ形フ
    リツプフロツプ回路の初段のＤ入力端子に論理的
    に非有意な信号を入力すると共に前記ゲート回路
    を閉状態とすることを特徴とする可変分周器。
JP5614985U 1985-04-17 1985-04-17 Pending JPS61174232U (ja)

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JP5614985U JPS61174232U (ja) 1985-04-17 1985-04-17

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JP5614985U JPS61174232U (ja) 1985-04-17 1985-04-17

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JPS61174232U true JPS61174232U (ja) 1986-10-30

Family

ID=30579473

Family Applications (1)

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JP5614985U Pending JPS61174232U (ja) 1985-04-17 1985-04-17

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JP (1) JPS61174232U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176354A (ja) * 2000-12-08 2002-06-21 Mitsubishi Electric Corp 半導体装置
JP2002246895A (ja) * 2001-02-16 2002-08-30 Mitsubishi Electric Corp カウンタ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176354A (ja) * 2000-12-08 2002-06-21 Mitsubishi Electric Corp 半導体装置
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