JPS6117635Y2 - - Google Patents
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- Publication number
- JPS6117635Y2 JPS6117635Y2 JP12397777U JP12397777U JPS6117635Y2 JP S6117635 Y2 JPS6117635 Y2 JP S6117635Y2 JP 12397777 U JP12397777 U JP 12397777U JP 12397777 U JP12397777 U JP 12397777U JP S6117635 Y2 JPS6117635 Y2 JP S6117635Y2
- Authority
- JP
- Japan
- Prior art keywords
- generation circuit
- pulse
- output
- signal
- pulse generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 101150073536 FET3 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Landscapes
- Calculators And Similar Devices (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【考案の詳細な説明】
本考案は電子卓上計算機のLSI等をそのまま使
用して構成した計数機に関するものである。
用して構成した計数機に関するものである。
現在、電卓を用いて計数をするためには人の手
によつて機械的キーボードスイツチを、たてえ
ば、“１”“＋”“１”“＋”“１”“＋”………、も
しくは定数計算機能を持つたものにあつては、た
とえば、“１”“＋”“＝”“＝”………のように操
作しなければならない。しかしこのいずれの操作
方法の場合もキーストローク回数と計数結果とは
１対１では対応せず、またキーボード上で位置的
にとびとびのキーを押さなければならなかつた。
この不便さのため電子式卓上計算機は事実上計数
機としては使用できなかつた。
によつて機械的キーボードスイツチを、たてえ
ば、“１”“＋”“１”“＋”“１”“＋”………、も
しくは定数計算機能を持つたものにあつては、た
とえば、“１”“＋”“＝”“＝”………のように操
作しなければならない。しかしこのいずれの操作
方法の場合もキーストローク回数と計数結果とは
１対１では対応せず、またキーボード上で位置的
にとびとびのキーを押さなければならなかつた。
この不便さのため電子式卓上計算機は事実上計数
機としては使用できなかつた。
本考案はこのような欠点を除去し容易に操作で
きる計数機を実現するもので、以下にその実施例
を第１図〜第３図とともに説明する。図面におい
て１０〜１９はそれぞれ“０”，“１”……″９″用
のキースイツチ、２０は小数点用のキースイツ
チ、２１は“＋”用のキースイツチ、２２は
“−”用のキースイツチ、２３は“×”用のキー
スイツチ、２４は“÷”用のキースイツチ、２５
は“＝”用のキースイツチである。２６は演算回
路等のLSI、表示器を含む計算機の本体である。
２７，２８，２９，３０はそれぞれ制御パルスが
加えられた時に導通する半導体スイツチである。
３１はトリガ発生回路３２からトリガ信号が加え
られた時に半導体スイツチ２７，２８，２９，３
０に順次、制御パルスを印加するパルス発生回路
である。
きる計数機を実現するもので、以下にその実施例
を第１図〜第３図とともに説明する。図面におい
て１０〜１９はそれぞれ“０”，“１”……″９″用
のキースイツチ、２０は小数点用のキースイツ
チ、２１は“＋”用のキースイツチ、２２は
“−”用のキースイツチ、２３は“×”用のキー
スイツチ、２４は“÷”用のキースイツチ、２５
は“＝”用のキースイツチである。２６は演算回
路等のLSI、表示器を含む計算機の本体である。
２７，２８，２９，３０はそれぞれ制御パルスが
加えられた時に導通する半導体スイツチである。
３１はトリガ発生回路３２からトリガ信号が加え
られた時に半導体スイツチ２７，２８，２９，３
０に順次、制御パルスを印加するパルス発生回路
である。
第２図は半導体スイツチ２７〜３０をそれぞれ
FETで構成した具体例で示している。
FETで構成した具体例で示している。
また第３図はパルス発生回路３１の一例を示す
もので、単安定マルチバイブレータ３３，３４、
FET３５，３６，３７および抵抗Ｒ、コンデン
サＣなどにより構成されている。
もので、単安定マルチバイブレータ３３，３４、
FET３５，３６，３７および抵抗Ｒ、コンデン
サＣなどにより構成されている。
第４図は信号波形を示すもので、イはトリガ発
生回路３２の出力、ロは単安定マルチバイブレー
タ３３の出力、ハ，ニはそれぞれ単安定マルチバ
イブレータ３４の出力およびその反転出力、ホは
FET３５の出力、ヘはFET３６の出力、トは
FET３７の出力をそれぞれ示している。
生回路３２の出力、ロは単安定マルチバイブレー
タ３３の出力、ハ，ニはそれぞれ単安定マルチバ
イブレータ３４の出力およびその反転出力、ホは
FET３５の出力、ヘはFET３６の出力、トは
FET３７の出力をそれぞれ示している。
次に動作を説明する。まず第３図に示すパルス
発生回路３１において、トリガ発生回路３２が一
定時間毎に単発パルスを発生すると単安定マルチ
バイブレータ３３が動作する。その出力がCR微
分回路に加えられ、時間t2だけFET３５は導通
し、出力パルスを発生する。この時間t2は電卓用
LSIがキー入力として受け付けるに充分な時間で
あるとする。電卓用LSIがこの後時間t3の間に必
要な演算を終了する。経時して単安定マルチバイ
ブレータ３３は閉じる。同時に単安定マルチバイ
ブレータ３４が動作し、同様にしてFET３６がt4
時間だけ導通し出力を発生する。さらに電卓用
LSIがt5時間中に演算を終了したのち、単安定マ
ルチバイブレータ３４が閉じる。同時にFET３
７はｔ(六)の期間導通してパルスを発生する。
発生回路３１において、トリガ発生回路３２が一
定時間毎に単発パルスを発生すると単安定マルチ
バイブレータ３３が動作する。その出力がCR微
分回路に加えられ、時間t2だけFET３５は導通
し、出力パルスを発生する。この時間t2は電卓用
LSIがキー入力として受け付けるに充分な時間で
あるとする。電卓用LSIがこの後時間t3の間に必
要な演算を終了する。経時して単安定マルチバイ
ブレータ３３は閉じる。同時に単安定マルチバイ
ブレータ３４が動作し、同様にしてFET３６がt4
時間だけ導通し出力を発生する。さらに電卓用
LSIがt5時間中に演算を終了したのち、単安定マ
ルチバイブレータ３４が閉じる。同時にFET３
７はｔ(六)の期間導通してパルスを発生する。
このようにしてパルス発生回路３１はパルスを
発生する。このパルスは半導体スイツチ２９，３
０，２８へ順次加えられるためキースイツチ
“２”，“３”，“＋”を順次押す操作と等価であ
る。すなわちトリガ発生回路３２が１つのパルス
を発生するごとに23ずつ順次加算することができ
る。
発生する。このパルスは半導体スイツチ２９，３
０，２８へ順次加えられるためキースイツチ
“２”，“３”，“＋”を順次押す操作と等価であ
る。すなわちトリガ発生回路３２が１つのパルス
を発生するごとに23ずつ順次加算することができ
る。
ここで23の加算計数はほんの一例であり、キー
マトリクス上の半導体スイツチの位置を適当に置
きかえれば他の数字、例えば10ずつ加算する電子
計数機も容易に構成できる。さらに半導体スイツ
チを開いておいて、従来からのキーボードによる
機械的スイツチを押していけば、本来の電子式卓
上計算機としても使用できるようにも構成でき
る。
マトリクス上の半導体スイツチの位置を適当に置
きかえれば他の数字、例えば10ずつ加算する電子
計数機も容易に構成できる。さらに半導体スイツ
チを開いておいて、従来からのキーボードによる
機械的スイツチを押していけば、本来の電子式卓
上計算機としても使用できるようにも構成でき
る。
また、トリガ発生回路３２から一定時間おきに
自動的にトリガ信号が発生するように構成するこ
とにより電話料金等を計数することができる。
自動的にトリガ信号が発生するように構成するこ
とにより電話料金等を計数することができる。
さらに上述した各実施例はカウントアツプの計
数について説明しているが、まずキースイツチで
初期値を設定しておき、逆にカウントダウンを行
なわせることもできる。
数について説明しているが、まずキースイツチで
初期値を設定しておき、逆にカウントダウンを行
なわせることもできる。
上記実施例より明らかなように本考案によれば
電子卓上計算機の構成を大巾に変更することなく
計数機を構成できる。また計数機は１操作によつ
て計数を行なうことができるもので操作が簡単で
ある。
電子卓上計算機の構成を大巾に変更することなく
計数機を構成できる。また計数機は１操作によつ
て計数を行なうことができるもので操作が簡単で
ある。
第１図は本考案の一実施例による電子計数機の
構成図、第２図は要部の具体構成図、第３図は他
の要部の具体構成図、第４図はその信号波形図で
ある。 １０〜２５……キースイツチ、２６……本体、
２７〜３０……半導体スイツチ、３１……パルス
発生回路、３２……トリガ発生回路。
構成図、第２図は要部の具体構成図、第３図は他
の要部の具体構成図、第４図はその信号波形図で
ある。 １０〜２５……キースイツチ、２６……本体、
２７〜３０……半導体スイツチ、３１……パルス
発生回路、３２……トリガ発生回路。
Claims (1)
- 四則演算キー、数字キーを押圧することにより
マトリクス状に配列された信号線同士を短絡させ
て演算する電子計数機本体と、上記四則演算キ
ー、数字キーに並列に上記マトリクス状の信号線
に接続した半導体スイツチと、トリガ信号を写え
ることにより複数の線からタイミングの異なつた
複数のパルスを送出するパルス発生回路とを備
え、このパルス発生回路の信号により、上記半導
体スイツチを導通させることを特徴とする電子計
数機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12397777U JPS6117635Y2 (ja) | 1977-09-14 | 1977-09-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12397777U JPS6117635Y2 (ja) | 1977-09-14 | 1977-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5449849U JPS5449849U (ja) | 1979-04-06 |
| JPS6117635Y2 true JPS6117635Y2 (ja) | 1986-05-29 |
Family
ID=29083581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12397777U Expired JPS6117635Y2 (ja) | 1977-09-14 | 1977-09-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117635Y2 (ja) |
-
1977
- 1977-09-14 JP JP12397777U patent/JPS6117635Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5449849U (ja) | 1979-04-06 |
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