JPS61187006A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPS61187006A JPS61187006A JP2634685A JP2634685A JPS61187006A JP S61187006 A JPS61187006 A JP S61187006A JP 2634685 A JP2634685 A JP 2634685A JP 2634685 A JP2634685 A JP 2634685A JP S61187006 A JPS61187006 A JP S61187006A
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- slave
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- master cpu
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13084—Rom or eprom with conditional instructions
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野の説明〕
本発明は数値、データ処理用のマスタＣＰＵとシーケン
ス演算用のスレーブＣＰＵを備えたプログラマブルコン
トローラ（二関スる。
ス演算用のスレーブＣＰＵを備えたプログラマブルコン
トローラ（二関スる。
近年プログラマブルコントローラは、ますます高度のデ
ータ処理能力、数値演算能力及び烏速なシーケンス演算
処理能力を求められている。汎用のＣＰＵ）ｊ数値やデ
ータの演算は速いが、シーケンス命令の実行は遅く、シ
ーケンス演算ｇ二は専用のＣＰＵを使用した方が処理時
間が短い。この為、Ｏ８の実行や数値・データ処理の為
のマスタＣＰＵとラダーダイアグラムで表現されるユー
ザプログラム（つまりシーケンスプログクム）を実行す
る為のスレーブＣＰＵと（：処理を分割し、それらを必
要（一応じて時分割便用するプログラマブルコントロー
ラも出現している。この場合、マスタＣＰＵとスレーブ
ＣＰＵはパス、メモリ、Ｉｌｏ 等を共有しているの
で、ＣＰＵを切替える際（二はこれらのリソースの使用
権も併せて切替る必要がある。これらは通常マスｙ Ｃ
ＰＵ側とスレーブＣＰＵ側Ｃ：リソースに用権の調停回
路、又は専用ＬＳＩを設けて行っている。
ータ処理能力、数値演算能力及び烏速なシーケンス演算
処理能力を求められている。汎用のＣＰＵ）ｊ数値やデ
ータの演算は速いが、シーケンス命令の実行は遅く、シ
ーケンス演算ｇ二は専用のＣＰＵを使用した方が処理時
間が短い。この為、Ｏ８の実行や数値・データ処理の為
のマスタＣＰＵとラダーダイアグラムで表現されるユー
ザプログラム（つまりシーケンスプログクム）を実行す
る為のスレーブＣＰＵと（：処理を分割し、それらを必
要（一応じて時分割便用するプログラマブルコントロー
ラも出現している。この場合、マスタＣＰＵとスレーブ
ＣＰＵはパス、メモリ、Ｉｌｏ 等を共有しているの
で、ＣＰＵを切替える際（二はこれらのリソースの使用
権も併せて切替る必要がある。これらは通常マスｙ Ｃ
ＰＵ側とスレーブＣＰＵ側Ｃ：リソースに用権の調停回
路、又は専用ＬＳＩを設けて行っている。
第５図は従来のマスタスレーブＣＰＵ方式のプログラマ
ブルコントローラのブロック因である。ｌはマスタＣＰ
Ｕ、 ２はスレーブＣＰＵ、３は調停回路、４はアドレ
スバス、５はデータバス、６はマスタＣＰＵ用アドレス
バッファ、７はマスタＣＰＵ用データバッファ、８はス
レーブＣＰＵ用アドレスバッファ、９はスレーブＣＰＵ
用データバッファ、１０はメモリ％１１はＩｌｏである
。しかし、この方法ではまずハードウェア社が多くなる
事と、切替時間が大きい為に処理時間に占める切替時間
のオーバヘッドが大きい手と、スレーブＣＰＵが動作中
（：マスタＣＰＵに割込みが入ってその処理を行わねば
ならない時Ｃ：、スレーブＣＰＵの動作が終了する迄待
たされる事等の問題があった。
ブルコントローラのブロック因である。ｌはマスタＣＰ
Ｕ、 ２はスレーブＣＰＵ、３は調停回路、４はアドレ
スバス、５はデータバス、６はマスタＣＰＵ用アドレス
バッファ、７はマスタＣＰＵ用データバッファ、８はス
レーブＣＰＵ用アドレスバッファ、９はスレーブＣＰＵ
用データバッファ、１０はメモリ％１１はＩｌｏである
。しかし、この方法ではまずハードウェア社が多くなる
事と、切替時間が大きい為に処理時間に占める切替時間
のオーバヘッドが大きい手と、スレーブＣＰＵが動作中
（：マスタＣＰＵに割込みが入ってその処理を行わねば
ならない時Ｃ：、スレーブＣＰＵの動作が終了する迄待
たされる事等の問題があった。
本発明は上記の事情Ｃ：Ｍみてなされたもので、マスタ
ＣＰＵが本来待っているホールド端子及びテスト端子を
利用してスレーブＣＰＵと結合する事ζ二より、簡単な
論理回路の付加だけでバス権の調停を可能にし、バス権
切替え（：必要な八−ドウニア盆及び切替え時間を減少
せしめ、かつ外部からの割込みやバス権の要求Ｃ二も柔
軟Ｉ：対応可能なプログラマブルコントローラを得るこ
とを目的とする。
ＣＰＵが本来待っているホールド端子及びテスト端子を
利用してスレーブＣＰＵと結合する事ζ二より、簡単な
論理回路の付加だけでバス権の調停を可能にし、バス権
切替え（：必要な八−ドウニア盆及び切替え時間を減少
せしめ、かつ外部からの割込みやバス権の要求Ｃ二も柔
軟Ｉ：対応可能なプログラマブルコントローラを得るこ
とを目的とする。
本発明はＯ８の実行、数値データの処理及び−招入出力
等を実行するマスタＣＰＵに汎用のマイクロプロセッサ
を使用し、ラダーダイアグラムで表現されるユーザプロ
グラムを実行するスレーブＣＰＵｔニジーケンス演算専
用プロセッナを使用するプログラマブルコントローラ（
二Ｓいて、スレーブＣＰＵが動作中である事をマスタＣ
ＰＵのテスト端子を介してそれに伝え、又、スレーブＣ
ＰＵがバス権を要求している事をマスタＣＰＵのホール
ド端子を介してそれ（二伝え、マスタＣＰＵがスレーブ
ＣＰＵにバス権を譲る事をホールドアクノリッジ端子を
介してスレーブＣＰＵに伝える様にしだ事Ｃ二より、バ
ス権の切替え（二かかるハードウェア獣な減らすと共Ｃ
二、切替え時間を減少させ、マスタＣＰＵへの割込み処
理要求があった場合にはスレーブＣＰＵが動作中でも一
時的にマスタＣＰＵヘバス権を渡すようＩ：する等、ハ
ードウェアが簡単で、かつ柔軟性を待ったプログラマブ
ルコントローラである。
等を実行するマスタＣＰＵに汎用のマイクロプロセッサ
を使用し、ラダーダイアグラムで表現されるユーザプロ
グラムを実行するスレーブＣＰＵｔニジーケンス演算専
用プロセッナを使用するプログラマブルコントローラ（
二Ｓいて、スレーブＣＰＵが動作中である事をマスタＣ
ＰＵのテスト端子を介してそれに伝え、又、スレーブＣ
ＰＵがバス権を要求している事をマスタＣＰＵのホール
ド端子を介してそれ（二伝え、マスタＣＰＵがスレーブ
ＣＰＵにバス権を譲る事をホールドアクノリッジ端子を
介してスレーブＣＰＵに伝える様にしだ事Ｃ二より、バ
ス権の切替え（二かかるハードウェア獣な減らすと共Ｃ
二、切替え時間を減少させ、マスタＣＰＵへの割込み処
理要求があった場合にはスレーブＣＰＵが動作中でも一
時的にマスタＣＰＵヘバス権を渡すようＩ：する等、ハ
ードウェアが簡単で、かつ柔軟性を待ったプログラマブ
ルコントローラである。
第１図は本発明のプログラマブルコントローラの構成を
示すブロック図である。ｌはＯ８及び数値データの処理
を行うマスタＣＰＵである。２はシーケンス演算専用の
スレーブＣＰＵである。４はアドレスバス、５はデータ
バス、ｌＯはメモリ％１１はＩｌｏ である。
示すブロック図である。ｌはＯ８及び数値データの処理
を行うマスタＣＰＵである。２はシーケンス演算専用の
スレーブＣＰＵである。４はアドレスバス、５はデータ
バス、ｌＯはメモリ％１１はＩｌｏ である。
先ず１本プログラマブルコントローラの動作Ｃ二ついて
説明する。本プログラマブルコントローラは全処理をマ
スタＣＰＵＩとスレーブＣＰＵ２とＣ；分担させるもの
である。マスタＣＰＵＩは６Ｓの実行、数値データの処
理、Ｉ／（５の−招入出力及びタスクのスケジューリン
グ等を行う。スレーブｃｐｔｒ２はプログラマブルコン
トローラ特有のラダーダイアグラムで記述されたユーザ
プログラム（シーケンスプログラム）のみを実行する。
説明する。本プログラマブルコントローラは全処理をマ
スタＣＰＵＩとスレーブＣＰＵ２とＣ；分担させるもの
である。マスタＣＰＵＩは６Ｓの実行、数値データの処
理、Ｉ／（５の−招入出力及びタスクのスケジューリン
グ等を行う。スレーブｃｐｔｒ２はプログラマブルコン
トローラ特有のラダーダイアグラムで記述されたユーザ
プログラム（シーケンスプログラム）のみを実行する。
マスタＣＰＵＬとスレーブＣＰＵ２の動作は交互Ｃ：行
われ、同時に動作する事はない。実時間処理の為の割込
みプログラムの処理はマスタＣＰＵＩが行う。システム
プログラム及びユーザプログラムはメモリ１０（二格納
されている。
われ、同時に動作する事はない。実時間処理の為の割込
みプログラムの処理はマスタＣＰＵＩが行う。システム
プログラム及びユーザプログラムはメモリ１０（二格納
されている。
動作順序は先ずマスタＣＰＵＬが工／６１１の一括入力
を行い、その情報をメモリ１０に格納した後、スレーブ
ＣＰＵ２ Ｃ動作開始命令を出力する。スレーブＣＰＵ
２が動作を開始する前にマスタＣＰＵＬハＩＪ作を停止
してバス権をスレーブＣＰＵ２に譲り、バスの衝突が起
きない様Ｃ：する。スレーブＣＰＵ２はユーザプログラ
ムを最後迄案行するとマスタＣＰＵＩ Ｃバス権を譲り
、動作を停止する。その後マスタＣＰＵはバス権を得て
、再びシステム的動作を行う。例えば、シーゲンス処理
の結果をＩ／（５１１へ一括出力したり、タイマの処理
を行ったりするのである。割込みの処理はマスタＣＰＪ
が行うので。
を行い、その情報をメモリ１０に格納した後、スレーブ
ＣＰＵ２ Ｃ動作開始命令を出力する。スレーブＣＰＵ
２が動作を開始する前にマスタＣＰＵＬハＩＪ作を停止
してバス権をスレーブＣＰＵ２に譲り、バスの衝突が起
きない様Ｃ：する。スレーブＣＰＵ２はユーザプログラ
ムを最後迄案行するとマスタＣＰＵＩ Ｃバス権を譲り
、動作を停止する。その後マスタＣＰＵはバス権を得て
、再びシステム的動作を行う。例えば、シーゲンス処理
の結果をＩ／（５１１へ一括出力したり、タイマの処理
を行ったりするのである。割込みの処理はマスタＣＰＪ
が行うので。
もし、スレーブＣＰＵ２が動作中であっても、割込み要
求があった時Ｃ二はバスの使用権を一旦マスタＣＰＵ１
ｃ返すようＣ二制御する。
求があった時Ｃ二はバスの使用権を一旦マスタＣＰＵ１
ｃ返すようＣ二制御する。
以下Ｃ：実際の動作（二ついて説明する。マスタＣＰＵ
ｌがスレーブＣＰＵ２ ｔ：動作開始命令を出力する
と、スレーブＣＰＵ２はウェイト信号とホールドリクエ
スト信号を共Ｃ＠Ｈ” ｌ二する（第２図参肋ウェイ）
ｆｆ１号はスレーブＣＰＵ２が起動されてからユーザプ
ログラムの実行を完了する迄”Ｈ”になる１ｇ号であり
、第１図（二示す様にマスタＣＰＵ Ｌのテスト端子Ｃ
二接続されている。テスト端子の状態はマスタＣＰＵ
ｌの１Ｗ人ＩＴ″命令Ｃ二より、ソフトウェア上で読み
とれるものであり、マスタＣＰＵ １がＷＡＩＴ命令を
実行した時ｌ；テスト端子が“Ｈ”であるとマスタＣＰ
ＵＩはアイドル状態となり、テスト端子が”Ｌ”になる
迄その状態を保つ。従ってスレーブＣＰＵ ２はウェイ
ト信号によりマスタＣＰＵＩを制御可能である。ホール
ドリクエスト信号はマスタＣＰＵＩＣ二対してバス権を
要求するものである。ホールドリクエスト端子はマスタ
ＣＰＵ ｌのホールド端子に接続されているが、マスタ
ＣＰＵ１はホールド端子の状態が”Ｈ″Ｃ二なると、現
在実行中の命令が終了した時Ｉ：パスを明は渡し、ホー
ルドリクエスト信号Ｃ二対する欺認信号としてホールド
アクノリッジ信号を”Ｈ”にする。スレーブＣＰＵ２は
自己がホールドリクエスト信号を１Ｈ”にしている時Ｃ
：ホールドアクノリッジ入力が＠Ｈ”【：なると動作を
開始するようになっている。以後。
ｌがスレーブＣＰＵ２ ｔ：動作開始命令を出力する
と、スレーブＣＰＵ２はウェイト信号とホールドリクエ
スト信号を共Ｃ＠Ｈ” ｌ二する（第２図参肋ウェイ）
ｆｆ１号はスレーブＣＰＵ２が起動されてからユーザプ
ログラムの実行を完了する迄”Ｈ”になる１ｇ号であり
、第１図（二示す様にマスタＣＰＵ Ｌのテスト端子Ｃ
二接続されている。テスト端子の状態はマスタＣＰＵ
ｌの１Ｗ人ＩＴ″命令Ｃ二より、ソフトウェア上で読み
とれるものであり、マスタＣＰＵ １がＷＡＩＴ命令を
実行した時ｌ；テスト端子が“Ｈ”であるとマスタＣＰ
ＵＩはアイドル状態となり、テスト端子が”Ｌ”になる
迄その状態を保つ。従ってスレーブＣＰＵ ２はウェイ
ト信号によりマスタＣＰＵＩを制御可能である。ホール
ドリクエスト信号はマスタＣＰＵＩＣ二対してバス権を
要求するものである。ホールドリクエスト端子はマスタ
ＣＰＵ ｌのホールド端子に接続されているが、マスタ
ＣＰＵ１はホールド端子の状態が”Ｈ″Ｃ二なると、現
在実行中の命令が終了した時Ｉ：パスを明は渡し、ホー
ルドリクエスト信号Ｃ二対する欺認信号としてホールド
アクノリッジ信号を”Ｈ”にする。スレーブＣＰＵ２は
自己がホールドリクエスト信号を１Ｈ”にしている時Ｃ
：ホールドアクノリッジ入力が＠Ｈ”【：なると動作を
開始するようになっている。以後。
スレーブＣＰＵ２はアドレスバス４．７’−５’バス５
、メモリ１０． Ｉｌｏ １１を自由【二１更用して
プログラムを実行することが可能となる。プログラムの
実行を終了するとスレーブＣＰＵ２はホールドリクエス
ト信号及びウェイト信号を共に′Ｌ′″にする。これに
よりマスタＣＰＵ ｌはホールドアクノリッジ信号ｔ＠
Ｌ“Ｃ二して、バス権を収り戻す。又、テスト端子への
入力も”Ｌ ’（二なるのでＷＡＩＴ命令の次の命令へ
と実行が進んで行く。この時のメインＣＰＵのソフトウ
ェアのフローチャートを第３図Ｃ二本す。
、メモリ１０． Ｉｌｏ １１を自由【二１更用して
プログラムを実行することが可能となる。プログラムの
実行を終了するとスレーブＣＰＵ２はホールドリクエス
ト信号及びウェイト信号を共に′Ｌ′″にする。これに
よりマスタＣＰＵ ｌはホールドアクノリッジ信号ｔ＠
Ｌ“Ｃ二して、バス権を収り戻す。又、テスト端子への
入力も”Ｌ ’（二なるのでＷＡＩＴ命令の次の命令へ
と実行が進んで行く。この時のメインＣＰＵのソフトウ
ェアのフローチャートを第３図Ｃ二本す。
次Ｃ二剤込み要求があった場合（二ついて説明する。
スレーブＣＰυ２はマスタＣＰＵＬと同様（：１割込み
信号全入力する端子を持っている。スレーブＣＰＵ２が
動作中（二剤込み信号が入力されるとホールドリクエス
ト信号のみ’ｅ ” Ｌ ’ ＣするようＣ：なってい
る。ウェイト信号は＠Ｈ”のままである。従ってマスタ
ＣＰＵＩは、割込み信号が入力されているのでアイドル
状態から抜は出すことが可能であるし、ホールド端子へ
の人力が１Ｌ”になったので。
信号全入力する端子を持っている。スレーブＣＰＵ２が
動作中（二剤込み信号が入力されるとホールドリクエス
ト信号のみ’ｅ ” Ｌ ’ ＣするようＣ：なってい
る。ウェイト信号は＠Ｈ”のままである。従ってマスタ
ＣＰＵＩは、割込み信号が入力されているのでアイドル
状態から抜は出すことが可能であるし、ホールド端子へ
の人力が１Ｌ”になったので。
パス液も収り戻すことが可能となり１割込み処理プログ
ラムが実行可能となる。割込み処理が終了すると割込み
要因がなくなり１割込み信号もなくなる。従ってスレー
ブＣＰＵ ２はホールドリクエスト（Ｊ号を再び＊Ｈ”
（二してバス権を要求する。マスタＣＰＵ１は割込み処
理の後、Ｗ人ＩＴ命令を実行する様になっている。ここ
でテスト端子の入力が、＠Ｈ”なのでアイドル状態とな
る。そこでスレーブＣＰＵ２はバス権を得る事ができて
１割込み信号が入力して中断されていた、プログラムの
実行を続けることが可能となる。この時のマスタＣＰＵ
Ｌのソフトウェアのフローチャート全第３図に示す。
ラムが実行可能となる。割込み処理が終了すると割込み
要因がなくなり１割込み信号もなくなる。従ってスレー
ブＣＰＵ ２はホールドリクエスト（Ｊ号を再び＊Ｈ”
（二してバス権を要求する。マスタＣＰＵ１は割込み処
理の後、Ｗ人ＩＴ命令を実行する様になっている。ここ
でテスト端子の入力が、＠Ｈ”なのでアイドル状態とな
る。そこでスレーブＣＰＵ２はバス権を得る事ができて
１割込み信号が入力して中断されていた、プログラムの
実行を続けることが可能となる。この時のマスタＣＰＵ
Ｌのソフトウェアのフローチャート全第３図に示す。
このようＣ二本実施例（二よればマスタＣＰＵＬとスレ
ーブＣＰＵ２とを結合する為のハードウェア駄を大幅に
減らす事かり能である。又、割込み処理の場合等にスレ
ーブＣＰＵ２が一時的にパスを解放する事ができる等、
使用法に柔軟性を与える事ができる。
ーブＣＰＵ２とを結合する為のハードウェア駄を大幅に
減らす事かり能である。又、割込み処理の場合等にスレ
ーブＣＰＵ２が一時的にパスを解放する事ができる等、
使用法に柔軟性を与える事ができる。
第４図【二本発明の他の実施例のブロック図を示す。１
はマスタＣＰＵ、 ２はスレーブＣＰＵ、 １２はマス
タＣＰＵ ｌとスレーブＣＰＵ２ ｙ２結合する為のイ
ンターフェース回路、４はアドレスバス、５はデータバ
ス、１０はメモリ、１１はＩ／６ 、１３は外部ＣＰ
Ｕである。
はマスタＣＰＵ、 ２はスレーブＣＰＵ、 １２はマス
タＣＰＵ ｌとスレーブＣＰＵ２ ｙ２結合する為のイ
ンターフェース回路、４はアドレスバス、５はデータバ
ス、１０はメモリ、１１はＩ／６ 、１３は外部ＣＰ
Ｕである。
この例ではマスタＣＰＵ ｌとスレーブＣＰＵ２の結合
に若干の論理回路を使用している。これにより外部ＣＰ
Ｕ１３がプログラマブルコントローラの内部バスＣ二接
続されているメモリＩＯやｌ１０１１の情報を読み収ろ
うとした時に、外部パス要求信号を′″Ｈ”〈：すると
、この信号はスレーブＣＰＵ２のバス権要求信号である
ホールドリクエスト信号とＯＲされてマスタＣＰＵＩの
ホールド端子へ入力され、バス権を要求する。同時Ｃ二
外部バス要求信号はスレーブＣＰＵ２への割込み信号と
ＯＲされて入力されているので、外部ＣＰＵ１３がバス
権要求信号を“Ｈ”Ｃ：するとスレーブＣＰＵ２は割込
み信号を入力した時と同様に、実行中の動作全停止し、
パスを解放すると共Ｃニホールドリクエスト信号のみを
＠ ＬＩＩ−Ｃ二する。従ってＡＮＤゲート１２−３（
二より、マスタＣＰＵＩからのホールドアクノリッジ信
号は外部ＣＰＵ１３に与えられるようＣ：なり、外部Ｃ
ＰＵ１３はプログラマブルコントローラ内のメモリ１０
やｌ１０１１を自由にアクセスできるようになる。
に若干の論理回路を使用している。これにより外部ＣＰ
Ｕ１３がプログラマブルコントローラの内部バスＣ二接
続されているメモリＩＯやｌ１０１１の情報を読み収ろ
うとした時に、外部パス要求信号を′″Ｈ”〈：すると
、この信号はスレーブＣＰＵ２のバス権要求信号である
ホールドリクエスト信号とＯＲされてマスタＣＰＵＩの
ホールド端子へ入力され、バス権を要求する。同時Ｃ二
外部バス要求信号はスレーブＣＰＵ２への割込み信号と
ＯＲされて入力されているので、外部ＣＰＵ１３がバス
権要求信号を“Ｈ”Ｃ：するとスレーブＣＰＵ２は割込
み信号を入力した時と同様に、実行中の動作全停止し、
パスを解放すると共Ｃニホールドリクエスト信号のみを
＠ ＬＩＩ−Ｃ二する。従ってＡＮＤゲート１２−３（
二より、マスタＣＰＵＩからのホールドアクノリッジ信
号は外部ＣＰＵ１３に与えられるようＣ：なり、外部Ｃ
ＰＵ１３はプログラマブルコントローラ内のメモリ１０
やｌ１０１１を自由にアクセスできるようになる。
外部ＣＰＵ１３がアクセスを終了すると外部パス要求信
号は＠Ｌ”Ｃ二なり、同時（＝スレーブＣＰＵ２の動作
かり能Ｃ二なるので、スレーブＣＰＵ２は再びホールド
リクエスト信号なＨ“にする。これＣ二よりＡＮＤ１２
−３は禁止になり、λＮＤ１２−２が許可ｌ二なること
により、ホールドアクノリッジ信号はスレーブＣＰＵ２
を二与えられるようＣ：なり、スレーブＣＰＵ２は再
び動作が可能になる。
号は＠Ｌ”Ｃ二なり、同時（＝スレーブＣＰＵ２の動作
かり能Ｃ二なるので、スレーブＣＰＵ２は再びホールド
リクエスト信号なＨ“にする。これＣ二よりＡＮＤ１２
−３は禁止になり、λＮＤ１２−２が許可ｌ二なること
により、ホールドアクノリッジ信号はスレーブＣＰＵ２
を二与えられるようＣ：なり、スレーブＣＰＵ２は再
び動作が可能になる。
以上≦二連べたよう５：本発明のプログラマブルコント
ローラではマスタＣＰＵＩとスレーブＣＰＵ２との間（
−簡単な論理回路を付加することにより、外部ＣＰＵ１
３から内部パスＣ二接続されている機器（：アクセスで
きるようＣ二なるという利点がある。
ローラではマスタＣＰＵＩとスレーブＣＰＵ２との間（
−簡単な論理回路を付加することにより、外部ＣＰＵ１
３から内部パスＣ二接続されている機器（：アクセスで
きるようＣ二なるという利点がある。
以上Ｃ二連ぺた様ｆ：、本発明のプログラマブルコント
ローフ＜＝ヨレハ、マスタＣＰＵとスレーブＣＰＵこの
間でバス権の切替えを行う際（＝必要な１１−ドウエア
ｉを大幅に減らす事が可能である。八−ドウニア欧が識
少した事による切替時間の扁球化も期待できる。又、割
込み処理の場合等（二、スレーブＣＰＵが一時的にパス
を解放できる等、使用法シ二柔軟性を与える事が可能で
ある。
ローフ＜＝ヨレハ、マスタＣＰＵとスレーブＣＰＵこの
間でバス権の切替えを行う際（＝必要な１１−ドウエア
ｉを大幅に減らす事が可能である。八−ドウニア欧が識
少した事による切替時間の扁球化も期待できる。又、割
込み処理の場合等（二、スレーブＣＰＵが一時的にパス
を解放できる等、使用法シ二柔軟性を与える事が可能で
ある。
又、簡単な回路の付加Ｃ；より、外部機器からプログラ
マブルコントローラの内部パスへのアクセスが可能（＝
なるという利点もある。
マブルコントローラの内部パスへのアクセスが可能（＝
なるという利点もある。
ｉｔＬ １図は本発明のプログラマブルコントローラの
構成を示すブロック図、第２図はマスタＣＰＵとスレー
ブＣＰＵ間の信号のタイミングチャート、第３図はマス
タＣＰＵのソフトウェアの概略のフローチャート、第４
図は本発明の他の実施例を示すブロック図、第５図は従
来のマスタスレーブ方式のプログラマブルコントローラ
の構成ヲ示すブロック図である。 ｌ・・・マスタＣＰＵ ２・・・スレー７’
ＣＰＵ３・・・調停回路 ４・・・アドレスバ
ス５・・・データバス ｌＯ・・・メモリ１１・
・・Ｉｌｏ １２・・・インターフ
ェース回路１２−Ｌ、Ｌ２−４：（５Ｒゲー） １
２−２．１２−３ ：人ＮＤゲー ト１３・・・外部Ｃ
ＰＵ （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名） 第１図 第２図 第３図 第４図 第５図
構成を示すブロック図、第２図はマスタＣＰＵとスレー
ブＣＰＵ間の信号のタイミングチャート、第３図はマス
タＣＰＵのソフトウェアの概略のフローチャート、第４
図は本発明の他の実施例を示すブロック図、第５図は従
来のマスタスレーブ方式のプログラマブルコントローラ
の構成ヲ示すブロック図である。 ｌ・・・マスタＣＰＵ ２・・・スレー７’
ＣＰＵ３・・・調停回路 ４・・・アドレスバ
ス５・・・データバス ｌＯ・・・メモリ１１・
・・Ｉｌｏ １２・・・インターフ
ェース回路１２−Ｌ、Ｌ２−４：（５Ｒゲー） １
２−２．１２−３ ：人ＮＤゲー ト１３・・・外部Ｃ
ＰＵ （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名） 第１図 第２図 第３図 第４図 第５図
Claims (1)
- オペレーションシステムの実行および一括入出力等の全
体的な処理を実行するマスタＣＰＵと、ユーザプログラ
ムを実行するためのシーケンス演算用スレーブＣＰＵを
備え、それらを時分割動作させるプログラマブルコント
ローラにおいて、前記スレーブＣＰＵからマスタＣＰＵ
へバス権を要求するホールドリクエスト信号とマスタＣ
ＰＵのアイドル状態を継続させるウェイト信号を出力し
、マスタＣＰＵとスレーブＣＰＵとの間でのメモリや入
出力等のリソースの調停を効率良く実行するようにした
ことを特徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2634685A JPS61187006A (ja) | 1985-02-15 | 1985-02-15 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2634685A JPS61187006A (ja) | 1985-02-15 | 1985-02-15 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187006A true JPS61187006A (ja) | 1986-08-20 |
Family
ID=12190884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2634685A Pending JPS61187006A (ja) | 1985-02-15 | 1985-02-15 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187006A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59142610A (ja) * | 1983-01-28 | 1984-08-15 | シ−メンス，アクチエンゲゼルシヤフト | ストア−ド・プログラム式制御装置 |
-
1985
- 1985-02-15 JP JP2634685A patent/JPS61187006A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59142610A (ja) * | 1983-01-28 | 1984-08-15 | シ−メンス，アクチエンゲゼルシヤフト | ストア−ド・プログラム式制御装置 |
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