JPS61189631A - アモルフアス半導体膜の製造方法 - Google Patents
アモルフアス半導体膜の製造方法Info
- Publication number
- JPS61189631A JPS61189631A JP60029983A JP2998385A JPS61189631A JP S61189631 A JPS61189631 A JP S61189631A JP 60029983 A JP60029983 A JP 60029983A JP 2998385 A JP2998385 A JP 2998385A JP S61189631 A JPS61189631 A JP S61189631A
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- JP
- Japan
- Prior art keywords
- semiconductor film
- amorphous semiconductor
- substrate
- reaction chamber
- bias voltage
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
Landscapes
- Photovoltaic Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、光ＣＶＤ法により基板上にアモルファス半
導体膜を形成するアモルファス半導体膜の製造方法に関
する。
導体膜を形成するアモルファス半導体膜の製造方法に関
する。
一般に、基板上にアモルファス半導体膜を形成する手法
としてプラズマＣＶＤ法がよく知られているが、プラズ
マＣＶＤ法の場合、高エネルギ荷電粒子が膜を衝撃して
膜に損傷を与えるおそれがあり、膜質の低下を招くとい
う問題があるため、最近、光ｅＶ−１）法によるアモル
ファス半導体膜の製造方法が提案されている。
としてプラズマＣＶＤ法がよく知られているが、プラズ
マＣＶＤ法の場合、高エネルギ荷電粒子が膜を衝撃して
膜に損傷を与えるおそれがあり、膜質の低下を招くとい
う問題があるため、最近、光ｅＶ−１）法によるアモル
ファス半導体膜の製造方法が提案されている。
すなわち、光ＣＶＤ法によるアモルファス半導体膜の製
造方法とは、第３図に示すように、反応室（１）の天面
を光照射窓としての石英板（２）により閉塞し、石英板
（２）を介して水銀燈などの光源（３）により反応室（
１）内に紫外線を照射し、反応室Ｈ１内に導入されたジ
シラン（Ｓｉ２Ｈ６）等の原料ガスを前記紫外線のエネ
ルギーにより分解して反応室ｆｉｌ内の下端部に配設さ
れた基板（４）上にアモルファスシリコン（Ｓｉ）等の
アモルファス半導体膜を形成するものである。
造方法とは、第３図に示すように、反応室（１）の天面
を光照射窓としての石英板（２）により閉塞し、石英板
（２）を介して水銀燈などの光源（３）により反応室（
１）内に紫外線を照射し、反応室Ｈ１内に導入されたジ
シラン（Ｓｉ２Ｈ６）等の原料ガスを前記紫外線のエネ
ルギーにより分解して反応室ｆｉｌ内の下端部に配設さ
れた基板（４）上にアモルファスシリコン（Ｓｉ）等の
アモルファス半導体膜を形成するものである。
そして、第３０回応用物理学関係連合講演会講演予稿集
３４５頁、 ６Ｐ’−Ａ−１７、東京工業大学井上氏他
による「Ｓｉ２Ｈ６ガスを用いた光ＣＶＤアモルファス
Ｓｉの形成」に報告されているように、温度制御された
水銀タンク上を通口て反応ガスである１０％Ｈｅ希釈ジ
シランガスを増感材である水銀蒸気とともに反応室内に
導入し、全圧１〜数’ｒｏｒｒ 、水銀分圧ｌ ｍ−−
数ｍ Ｔｏｒｒ 、基板温度３００°Ｃの条件下で、光
源としての低圧水銀ランプによる２５３７ Ａの紫外線
を照射することにより、７７°Ｋにおけるフォトルミネ
センススペクトルがグロー放電による膜と似たスペクト
ルを有し、そのピーク値が１．３５〜１．４２ ｅｖの
品質の優れたアモルファス８ｉ膜が得られている。
３４５頁、 ６Ｐ’−Ａ−１７、東京工業大学井上氏他
による「Ｓｉ２Ｈ６ガスを用いた光ＣＶＤアモルファス
Ｓｉの形成」に報告されているように、温度制御された
水銀タンク上を通口て反応ガスである１０％Ｈｅ希釈ジ
シランガスを増感材である水銀蒸気とともに反応室内に
導入し、全圧１〜数’ｒｏｒｒ 、水銀分圧ｌ ｍ−−
数ｍ Ｔｏｒｒ 、基板温度３００°Ｃの条件下で、光
源としての低圧水銀ランプによる２５３７ Ａの紫外線
を照射することにより、７７°Ｋにおけるフォトルミネ
センススペクトルがグロー放電による膜と似たスペクト
ルを有し、そのピーク値が１．３５〜１．４２ ｅｖの
品質の優れたアモルファス８ｉ膜が得られている。
しかし、前記した光ＯＶＤ法の場合、アモルファス半導
体膜の形成途中において、窓としての石英板（２）にも
Ｓｉ膜が付着するため、石英板（２］を透過する紫外線
の透過率が低下して基板（４）上のアモルファス半導体
膜の成膜速度が低下するという問題がある。
体膜の形成途中において、窓としての石英板（２）にも
Ｓｉ膜が付着するため、石英板（２］を透過する紫外線
の透過率が低下して基板（４）上のアモルファス半導体
膜の成膜速度が低下するという問題がある。
この発明は、前記の点に留意してなされたものであり、
光エネルギーにより反応室内の半導体元素を含む反応ガ
スを分解して前記反応室内の基板上にアモルファス半導
体膜を形成する光ＣＶＤ法によるアモルファス半導体膜
の製造方法において、前記基板にバイアス電圧を印加す
ることを特徴とするアモルファス半導体膜の製造方法で
ある。
光エネルギーにより反応室内の半導体元素を含む反応ガ
スを分解して前記反応室内の基板上にアモルファス半導
体膜を形成する光ＣＶＤ法によるアモルファス半導体膜
の製造方法において、前記基板にバイアス電圧を印加す
ることを特徴とするアモルファス半導体膜の製造方法で
ある。
したがって、この発明のアモルファス半導体膜の製造方
法では、光エネルギーにより反応ガスが分解されて生じ
るイオン化した半導体原子が、バイアス電圧の印加され
た基板側に吸引されて堆積し、基板上にアモルファス半
導体膜が形成される。
法では、光エネルギーにより反応ガスが分解されて生じ
るイオン化した半導体原子が、バイアス電圧の印加され
た基板側に吸引されて堆積し、基板上にアモルファス半
導体膜が形成される。
つぎに、この発明の実施例を示す第１図および第２図に
ついて説明する。
ついて説明する。
（実施例１）
まず、実施例１を示す第１図について説明する。
第１図において、第３図と同一記号は同一のものもしく
は相当するものを示し、第３図と異なる点は、反応室（
１）を導電材により形成し、光源（３）に水銀燈を使用
し、反応ガスにジシラン（８ｉｚＨｓ）を用い、反応室
（１）および基板（４）にバイアス用電源（５）の正、
負出力端子を接続して基板（４）に負のバイアス電圧を
印加するようにした点である。
は相当するものを示し、第３図と異なる点は、反応室（
１）を導電材により形成し、光源（３）に水銀燈を使用
し、反応ガスにジシラン（８ｉｚＨｓ）を用い、反応室
（１）および基板（４）にバイアス用電源（５）の正、
負出力端子を接続して基板（４）に負のバイアス電圧を
印加するようにした点である。
このとき、基板（４］にバイアス電圧を印加するため、
紫外線エネルギーによる反応ガスの分解により生じるイ
オン化したＳｉ原子が基板（４）に吸引され、石英板（
２）への８ｉ膜の付着が防止される。
紫外線エネルギーによる反応ガスの分解により生じるイ
オン化したＳｉ原子が基板（４）に吸引され、石英板（
２）への８ｉ膜の付着が防止される。
そして、反応圧力を３．３Ｔｏｒｒとし、基板（４）に
バイアス電圧を印加しない場合、および−＋００Ｖのバ
イアス電圧を印加した場合の基板（４）上のアモルファ
ス８ｉ膜の成膜速度を測定した結果、バイアス電圧を印
加しない場合的０．５Ａ／ｓｅｃであったものが、バイ
アス電圧を印加した場合にはバイアス電圧を印加しない
場合のほぼ３倍の約１．５ Ａ ／（３）となった。
バイアス電圧を印加しない場合、および−＋００Ｖのバ
イアス電圧を印加した場合の基板（４）上のアモルファ
ス８ｉ膜の成膜速度を測定した結果、バイアス電圧を印
加しない場合的０．５Ａ／ｓｅｃであったものが、バイ
アス電圧を印加した場合にはバイアス電圧を印加しない
場合のほぼ３倍の約１．５ Ａ ／（３）となった。
（実施例２）
つぎに、実施例２を示す第２図について説明する。
第２図において、第１図と同一記号は同一のものを示し
、第１図と異なる点は、反応室（１）の周囲に上方に行
くに従って次第に粗になるように磁界発生用コイル（６
）を第２図に示す向きに巻回し、磁界の強さが反応室＋
１１の下端部において強く反応室（１）の上端部におい
て弱い磁界を反応室（１）内に形成した点である。
、第１図と異なる点は、反応室（１）の周囲に上方に行
くに従って次第に粗になるように磁界発生用コイル（６
）を第２図に示す向きに巻回し、磁界の強さが反応室＋
１１の下端部において強く反応室（１）の上端部におい
て弱い磁界を反応室（１）内に形成した点である。
このとき、コイル（６）による磁束密度が基板（４）の
近辺において密になるため、紫外線エネルギーによる反
応ガスの分解により生じるイオン化したＳ１原子が、よ
り基板（４）の表面に集中されることになる。
近辺において密になるため、紫外線エネルギーによる反
応ガスの分解により生じるイオン化したＳ１原子が、よ
り基板（４）の表面に集中されることになる。
そして、コイル（６）による磁界の強さが反応室（１）
の下端部で５００ガウス、反応室（１）の上端部で５０
ガウスとし、第１図の場合と同様に、反応圧力を０．３
Ｔｏｒｒとし、電源（５）により基板（４）に−】００
ｖのバイアス電圧を印加したときの基板（４）上のアモ
ルファスＳｉ膜の成膜速度を測定した結果、磁界を形成
せずに基板（４）にバイアス電圧のみを印加した場合の
ほぼ２倍に相当する約８．ＯＡ ／ １ｌｅｃとなった
。
の下端部で５００ガウス、反応室（１）の上端部で５０
ガウスとし、第１図の場合と同様に、反応圧力を０．３
Ｔｏｒｒとし、電源（５）により基板（４）に−】００
ｖのバイアス電圧を印加したときの基板（４）上のアモ
ルファスＳｉ膜の成膜速度を測定した結果、磁界を形成
せずに基板（４）にバイアス電圧のみを印加した場合の
ほぼ２倍に相当する約８．ＯＡ ／ １ｌｅｃとなった
。
以上のように、この発明のアモルファス半導体膜の製造
方法によると、基板（４）にバイアス電圧を印加するこ
とにより、光エネルギーによる反応ガスの分解により生
じる半導体原子が基板（４）に吸引ス半導体膜の成膜速
度の向上を図ることが可能となり、その効果は非常に顕
著である。
方法によると、基板（４）にバイアス電圧を印加するこ
とにより、光エネルギーによる反応ガスの分解により生
じる半導体原子が基板（４）に吸引ス半導体膜の成膜速
度の向上を図ることが可能となり、その効果は非常に顕
著である。
また、光ＣＶＤ法によるアモルファス半導体膜の形成で
あるため、従来のプラズマＣＶＤ法の場合に比べて装置
が簡単で済み、しかも制御が容易で大面積化に適すると
いう利点がある。
あるため、従来のプラズマＣＶＤ法の場合に比べて装置
が簡単で済み、しかも制御が容易で大面積化に適すると
いう利点がある。
第１図および第２図はそれぞれこの発明のアモルファス
半導体膜の製造方法の実施例１および実施例２の正面図
、第３図は従来のアモルファス半導体膜の製造方法にお
ける製造装置の正面図である。 （１）・・反応室、（３）・・・光源、（４）・・・基
板、（５）・・・バイアス用電源。
半導体膜の製造方法の実施例１および実施例２の正面図
、第３図は従来のアモルファス半導体膜の製造方法にお
ける製造装置の正面図である。 （１）・・反応室、（３）・・・光源、（４）・・・基
板、（５）・・・バイアス用電源。
Claims (1)
- （１）光エネルギーにより反応室内の半導体元素を含む
反応ガスを分解して前記反応室内の基板上にアモルファ
ス半導体膜を形成する光ＣＶＤ法によるアモルファス半
導体膜の製造方法において、前記基板にバイアス電圧を
印加することを特徴とするアモルファス半導体膜の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029983A JPS61189631A (ja) | 1985-02-18 | 1985-02-18 | アモルフアス半導体膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029983A JPS61189631A (ja) | 1985-02-18 | 1985-02-18 | アモルフアス半導体膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61189631A true JPS61189631A (ja) | 1986-08-23 |
Family
ID=12291193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60029983A Pending JPS61189631A (ja) | 1985-02-18 | 1985-02-18 | アモルフアス半導体膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61189631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004008510A1 (ja) * | 2002-07-10 | 2004-01-22 | Tsukishima Kikai Co.,Ltd | 基板の表面処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710920A (en) * | 1980-06-23 | 1982-01-20 | Canon Inc | Film forming process |
-
1985
- 1985-02-18 JP JP60029983A patent/JPS61189631A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710920A (en) * | 1980-06-23 | 1982-01-20 | Canon Inc | Film forming process |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004008510A1 (ja) * | 2002-07-10 | 2004-01-22 | Tsukishima Kikai Co.,Ltd | 基板の表面処理方法 |
| GB2406713A (en) * | 2002-07-10 | 2005-04-06 | Yuji Takakuwa | Surface treating method for substrate |
| GB2406713B (en) * | 2002-07-10 | 2006-04-26 | Yuji Takakuwa | Surface treating method for substrate |
| CN100355029C (zh) * | 2002-07-10 | 2007-12-12 | 月岛机械株式会社 | 基板的表面处理方法 |
| KR100979192B1 (ko) * | 2002-07-10 | 2010-08-31 | 츠키시마기카이가부시키가이샤 | 기판의 표면처리방법 |
| US7871677B2 (en) | 2002-07-10 | 2011-01-18 | Yuji Takakuwa | Surface treating method for substrate |
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